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Cadence를 설치한 머신에대한 hostname과 IP는 등록되어있습니다. (그림3 첨부) HOSTNAM..

    IDEC 선혜승입니다   LVS 가 비정상 종료되면 LOG 를 보셔야..

 calibre lvs에서 schematic viewer로부터 직접 netlist를 추출해 lvs를 진행하거나..

   IDEC 선혜승입니다     CDL 형태로 뽑은 SPICE 파일이 ..

말씀해주신 경로에 있는 IO cell의 cdl을 import하여 IO cell의 schematic 파일을 얻을 ..

안녕하세요. 안양대학교 김영기 교수님 연구실 장형준입니다. 현재 저희 디자인에서는 ..

  IDEC 선혜승입니다     상황상 LVS 필요없겠습니다  ..

제가 MPW가 처음인 관계로 마지막으로 확인차 여쭙습니다. ftp 서버의 01_DB_auto_verif..

  IDEC 선혜승입니다    ftp 서버의 01_DB_auto_verification에 M34_A..

첨부받은 파일에서  목차가 크게 D.B Confiramation, A Confirmaion of Undoable L...

  IDEC 선혜승입니다     D.B Confiramation,  DRC Error ..

  IDEC 선혜승입니다       말씀하신 것이 routing 에 대..

안녕하세요. 성균관대학교 김용수 입니다.   머지 후에 LVS를 수행하였는데..

  IDEC 선혜승입니다   LVS BOX 설정 하는 부분에 PFILL10 에 대해서 ..

안녕하세요. 성균관대학교 김용수 입니다.   이전 질문에 이어서 추가로 말씀드..

   IDEC 선혜승입니다   전화를 드리겠습니다  감사합니다&..

안녕하세요. 성균관대학교 김용수 입니다.   일단 제가 ICC에서 좌표 따라서 몇..

안녕하세요. 성균관대학교 김용수 입니다.   말씀해주신 사항에 대해서 다시 한..

안녕하세요.   저희는 Full digital 설계로 설계당시에 Synopsys tool만 사용하고..

    IDEC 선혜승입니다     사용중인 MERGE 계정과 클라우..

Cadence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 ..

Cadence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 ..

Cadence Virtuoso  =>  IC618_ISR35  Spectre  =>  21..

Cadence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 ..

Cadence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 ..

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Cadence Indago는 시뮬레이션 디버깅 툴 입니다. (Debug Analyzer)시뮬레이션 파형과 소..

Cadence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 ..

Cadence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 ..

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Cadence Cosimulation, System Verilog 자동 생성 포함)   7. (참고) 강의자료&nb..

Cadence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파..

Cadence Virtuoso ADE L, XL (제공자 : KAIST 류승탁 교수, 김예담)   ..

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Cadence Schematic & Spectre Simulation[초급] 강좌가 7월 20일-21일 진행될 예정이며, ..

Cadence Virtuoso Schematic & Layout Cadence Virtuoso Schematic & Spectre 교육은 ..

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