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 ICC2 에서 PAD 에러를 무조건 무시하는 것은 아닙니다.  일반적인 상황이라..

답변감사드립니다. 알려주신대로 pad signal이 pad 안쪽으로 route되어 있었던 것을 확..

LVS를 돌릴 때 아래 CDL file을 include 시키라는 것인가요? /home/merge/Cadence_Env/..

power 의 cdl 은  /home/merge/Cadence_Env/Digital_LVS/cdl/AAA_SS28LPP_V_2p0_18..

   Error SYN3 on line 193 of /home/merge/Cadence_Env/Digital_LVS/cdl/AAA..

진행과정이 어떻게 되는지 잘 확인이 되지 않습니다. SS28_Merge 폴더에 있는 S28_..

 우선 진행과정을 제대로 설명 못해드려 죄송합니다.    사실 S28..

해당 파일은 ICC2 에서 추출하는 verilog 파일입니다. 처음 LVS 를 어떻게 했는지 알 수..

   cdl 추가하여 돌려봐도 lvs 결과에는 변함이 없네요. 아래 에러 보면..

에러 내용을 보면 pin 의 개수가 다른데 layout 에서 7개인데 그 중 7 이 무엇인지 ..

 제가 봤을 때 이 7이 IA label인 것 같습니다.    제가 초반에 rule f..

우선 IO 를 이전 버전을 사용한 것인지 아니면 업데이트 된 버전을 사용한 것인지 확인 ..

1. /home/merge/SS28_Merge_PDK/gds에 있는 파일을 가져왔습니다.  김연태 선생님..

1. /data/SS28_Merge/PDK/gds 에 있는 것을 사용했다면 이전 버전을 사용한 것입니..

 네 그래서 DIGITAL_OUTLINE_Full에 있는 pad 사용했습니다.    4 번에..

PAD 에 있는 것이라는 말을 이해하지 못하겠네요. IB 라벨을 달으려면 IB drw 에 위에 ..

 첨부한 것은 왼쪽이 layout이고 오른쪽이 schematic입니다     Includ..

우선 이전 회차에서는 문제 없이 진행했었다고 첫글에 내용이 있는데  그 때와 달..

Cadence 1 copy가 있는 것 같아서 MPW로 받은 copy까지 하면 총 2 copy가 되는 것으로 확..

Cadence 1 copy가 있는 것 같아서 MPW로 받은 copy까지 하면 총 2 copy가 되는 것으로 확..

Cadence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 ..

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Cadence Virtuoso  =>  IC618_ISR35  Spectre  =>  21..

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Cadence Indago는 시뮬레이션 디버깅 툴 입니다. (Debug Analyzer)시뮬레이션 파형과 소..

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Cadence Cosimulation, System Verilog 자동 생성 포함)   7. (참고) 강의자료&nb..

Cadence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파..

Cadence Virtuoso ADE L, XL (제공자 : KAIST 류승탁 교수, 김예담)   ..

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Cadence Schematic & Spectre Simulation[초급] 강좌가 7월 20일-21일 진행될 예정이며, ..

Cadence Virtuoso Schematic & Layout Cadence Virtuoso Schematic & Spectre 교육은 ..

Cadence Virtuoso Schematic & Layout Cadence Virtuoso Schematic & Spectre 교육은 ..