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   해당 이미지만 봐서는 원인을 알 수 없습니다.     추측..

 tech 라이브러리는 DEVICELIB_ROOT  경로를 가져와서 진행합니다.  &nb..

안녕하세요 한동대학교 김신웅 교수님 랩실 소속 김서진 학생입니다.   PBIDIR_18..

   RTL 단계에서 해당 핀에 1'b 를 인가 한 것은 시뮬레이션을 위해서 진행한..

안녕하세요, 경북대학교 조건희 교수님 연구실 소속 이승훈이라고 합니다. Layout 을 진..

안녕하세요, IDEC 이종행입니다.   BD.t , A2.I4 모두 CHBD size > 25um 보다 ..

우선 답변 주셔서 감사합니다. 다만 기존의 CHBD size는 50um x 50um 로 25um 보다 큰 ..

 CHBD layer 는 CHIP의 boundary layer으로      OUTLINE_SB130_Sa..

   추가적으로 mvp 중 body가 VDD가 아닌 다른 전압으로 걸려 분리시켜야 하..

안녕하세요   최외곽 guard-ring에 가장 높은 전위로 인가 해야 합니다. 일예로 ..

 답변 감사드립니다. 다만 언급하신 내용 중 '메일의 내용'을 참고하면 더 이해가 ..

안녕하세요, IDEC 이종행입니다. guard-ring 구성이  psub + mvbd + nsub 처럼 구..

  답변 감사드립니다.  그렇다면 빨간 박스 안의 body-source connected pmo..

그림 같은 경우에 nsub guard-ring은 필요 없어 보입니다.   pmos의 bulk(=nplus)..

Dear IDEC, I am Sang. A PhD student from ICAT Lab at Chungbuk National University ..

 "SS28_dk/pdk_digital/Presentaion/1.IO_LN28LPP_Ver_1.pdf" You can configure it..

안녕하세요 저는 인천대학교 나태희 교수님 연구실에 한민구입니다. 툴 세팅을 진행하는..

 hostname 을 정확하게 기입했는지 확인 하시기 바랍니다.  또한 hostname&nb..

--EDA Tool정보-- EDA Tool 명(SCL/LCU/MGLS 포함) : Quantus EDA Tool 버전(SCL/LCU/M..

안녕하세요. IDEC 조인신입니다.     학부 수업용 Cadence 라이선스에는 Q..

영문제목 : Main Applications of Semiconductor : Semiconductor Memory 개요 : 키..

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Drain 증폭기, 소신호 등가회로, PSPICE

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