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  Std cell 의 rail 을 M2 로 지정하고 M2 메타의 두께를 0.184 로 지정하시면 해..

 말씀해주신 SF28_FDS/digital/etc 폴더 pnr 관련 script를 참고했습니다. 감사합니..

 script 및 가이드대로 진행했다면 merge 후에는 Drc 가 발생하지 않습니다.  ..

 이 standard cell 자체가 이렇게 생긴거 같은데 여기서 DrC 에러가 발생합니다. 이..

 위에서 답변 드린 것처럼 ICC2 에서 보이는 standard cell 은 일부 정보가 누락되..

안녕하세요. 한양대학교 송익현 교수님 연구실 석사 1기 김용희 대학원생입니다. innov..

  1.  icc2_fillers.gds 는 예제 디자인입니다. 해당 gds 파일은 설계자 디..

안녕하세요. 동국대학교 송민규 교수님 연구실 최진영입니다. cmom_6U1x_2U2x_2T8x_LB_2..

안녕하세요. IDEC 조인신입니다.     cmom_6U1x_2U2x_2T8x_LB_2p 소자에 f..

 PC 에러 관련하여 PPT 로 상세하게 작성 후 메일 보내 주시기 바랍니다.  &n..

안녕하세요 고려대학교 궁재하 교수님 연구실 소속 이동훈입니다. 현재 FDSOI 공정을 사..

   PAD에 있는 내부로 연결되는 포트에는 일부 메탈만 생성되어 있습니다.&nb..

답변 감사드립니다. MPW 교육 영상과 현재 제공된 패드를 확인했을 때 FDSOI는 패드와 ..

안녕하세요,  KAIST 전상훈 교수님 연구실 석사 과정 곽준혁입니다.   ..

  안녕하세요 IDEC 조일선입니다. 벤더사에 전달하여 답변 받는대로 이메일로 송..

안녕하세요  한양대학교 송익현교수님 연구실 석사1기 김용희 학생입니다. 현재, ..

  1. 네 맞습니다.  2. lvs 의 개수는 중요하지 않고 어디에서 어떤 에러인..

답변 감사합니다. 그럼 혹시 디지털회로와 아날로그회로를 함께 mixed signal로 layout을..

안녕하세요단국대학교 구남일 교수님 연구실 석사생 정영훈입니다.현재 Calibre을 검증하..

아래와 같이 경로 설정이 다르게 되어 있어서 각각 다르게 source해야 합니다.  op..

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본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 Embedded NAND Flash mem..