통합검색

ESD 회로를 Layout 하고 있습니다. 진행 과정에서 PAD의 위치에 따라 소자의 배치 방향..

ESD601,GRESD602, GR268aa,GR268a,CELLSNR_warning 관련 해서 모두 DRC waiver 항목에 있..

ESD601,GRESD602, GR268aa,GR268a,CELLSNR_warning 관련 해서 모두 DRC waiver 항목에 있..

ESD를 위해 digital library의 IO cell을 사용하고자 합니다.이를 위해 그동안의 MPW에서..

ESD를 위해 digital library의 IO cell을 사용하고자 합니다.이를 위해 그동안의 MPW에서..

ESD를 사용하기 위해 digital library의 IO cell을 사용하고자하며따라서 Pad cell인 PAN..

ESD 회로가 확실히 들어 있는 것이니까   AVDD1V와 ASS1V 연결하시면 됩니다&..

ESD floating 관련 DRC는 해결되어 정상적으로 연결된 것으로 보입니다.다만 ESD601, ESD..

ESD 에러는 Waive 요청 하시면 됩니다. Erroc 사유서 문서에 기재하세요  3. 말씀..

ESD소자로 P72_MMP_MMN_R0_NOPAD_M2소자를 사용중 발생하는 DRC문제를 해결할 방법을 모..

ESD Cell과 PAD연결 Metal 입니다. 2) GRPMICEAC_14 항목은 연결 Metal Width >= 3um..

ESD 소자와 패드만 배치하고 (PAD, VDD)연결을 진행하였는데 ESD소자 내부에서 해당 DRC..

ESD로 인한 Burnt우려가 있어 수정이 되어야 하며,    추가로 불가하게 될 때..

    Hello, I am Ishara, a research student at Professor Jong Wook Lee&..

Dear Ishara,   Please check the contents of the sourceme.lvs file. Need to ..

Dear IDEC, I am Sang, from ICAT Lab, Chungbuk National University.When I refer to ..

 Use the paths in pdk_digital, not 'example.' The 'example' files are for refe..

ESD소자로 bcd1370_power_general_v1p46 라이브러리에 있는 P72_MMP_MMN_RO_NOPAD_M..

ESD library 에 layout 만 제공되고 있습니다. LVS진행시 layout 으로 netlist 를 먼저 ..

ESD 셀 관련하여 아래 두 가지 사항에 대해 문의드립니다.   1. 수백 mA 전류가 ..

ESD) 키워드 : 수율

ESD, I/O 설계) 교육방법 :● 이론 교육 후, 각각의 회로 해석 다음, 반드시 PSPICE 또..

ESD 회로의 개요 및 설계 교육방법 : ● 이론 교육 후, 인버터의 DC 특성 및 스위칭 ..

ESD protection device with high holding voltage using segment topology for 150V app..

ESD protection device with high holding voltage using N-drift region for 120V appli..

ESD protection device with improved snapback using gate body floating technology fo..

A Gate-Body Floating NMOSFET with high holding voltage for High voltage ESD protect..

ESD Protection device with Dual-Directional using N-bridge region in 0.18 hynix pro..

ESD Protection device with Dual-Directional and improved snapback performance in 0...

ESD Protection device with high holding voltage in 0.18 Hynix BCD Process

ESD Protection circuit with gate-biasing using skhynix 0.18um process

ESD Protection circuit with floating well region technology using skhynix 0.18um pr..

ESD Protection circuit with additional implant using skhynix 0.18um process

ESD Protection circuit with additional NPN path using skhynix 0.18um process