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  1. LX 핀에 연결되는 넷에 SBL인 lvasn 사용가능합니다. 그리고 IO룰 적용되어..

안녕하세요. 부산대학교 백지선 교수님 연구실 김민주입니다.   주말에 빠른 답변..

  S/D 두 부분 다 패드와 맞닿는 파워 스위치라면 lvssn/lvssp소자를 사용하는게 ..

안녕하세요,  IDEC 이종행입니다.   사용하는 ESD cell layout을 포함하여 L..

안녕하세요. 답변 감사합니다. 말씀하신 config창에서 view to Use에 아무것도 적혀있지 ..

Config 화일에서 아래부분 확인 해보기 바랍니다. 1) Library List 에 설계라이브러리, ..

안녕하세요. 답변주신 문의글 잘 보았습니다. 말씀하신 방법으로 진행하여 해결하였습니..

 안녕하세요. 부산대학교 백지선 교수님 연구실 위성욱 연구원입니다. 1.LVS는 도..

  안녕하세요,  IDEC 이종행입니다. /SB130_dk/analog/pdk_analog/CADENCE_E..

   안녕하세요. 부산대학교 백지선 교수님 연구실 위성욱 연구원입니다. 이..

안녕하세요.인천대학교 송준영 교수님 연구실 석사과정 김태현입니다.   현재 Sta..

안녕하세요. IDEC 조인신입니다.     Verify/LVS 폴더에 여러개의 Cell 의..

안녕하세요. 우선, 앞선 질문에 대한 답변 감사드립니다.   조언 주신 대로 quer..

네 모두 문제가 없습니다. 다만, file format 에 문제가 있는 것으로 보입니다. star_c..

안녕하세요, 연세대학교 정성욱교수님 연구실에서 연구하고 있는 석사 2학기차 장호연입..

안녕하세요. IDEC 조인신입니다.     결과상으로 보면 PC 자체의 기생 RC ..

안녕하세요. ISFET 구조 시뮬레이션을 진행 중인 대학원생입니다.   ISFET에서 g..

안녕하세요, KAIST 김봉진 교수님 연구실 소속 석사과정 김현중입니다.   Pad 관..

   break cell 을 사용하지 않고 도메인을 분리하는 경우는 merger 후에 검증..

안녕하세요, 서울과학기술대학교 이승은 교수님 연구실 소속 석사과정 김래형입니다. &n..

디지털 신호처리 프로세서 및 데이터 입출력 방법

Disclosed herein is a real-time face recognition apparatus and method. A real-time ..

Logic gates using Schmitt trigger circuits are provided. An AND gate using the Sch..

A coarse lock detector for a delayed locked loop (DLL) is disclosed. The coarse lo..

A level-down shifter includes: a first load device between a first voltage and a fi..

A rail to rail comparator including a first comparison unit connected to a first te..

Disclosed herein are an apparatus and method for controlling memory. The apparatus..

PFM Boost Converting Charger with INPUt Ripple Regulation for Thermal Energy Harves..

IP Name Anti-harmonic Fractional-ratio Frequency Multiplying Delay-Locked Loop IP..

An all-digital frequency multiplying delay-locked loop (FMDLL) that provides both p..

High-Power-iNPUt,-enhanced-Power-conversion-efficiency-semi-active-Rectifier-Circui..

Category Analog & Mixed Signal > Power Management Circuit > DC-DC Converter > (Ty..