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메일로 회신 드렸습니다.    [손민정]님의 글 ============================..

에러가 발생하는 부분의 layout 을 알 수 없으니 원인 파악이 되지 않으나 내용을 ..

안녕하세요. 자료를 다시 첨부해서 올립니다. gate간의 거리를 확인해봤는데 이는 핑거..

      [손민정]님의 글 ===========================================..

      [손민정]님의 글 ===========================================..

안녕하세요.  강원대학교 황인철 교수님 연구실 손민정입니다.   지금 하는..

 안녕하세요, 서울과기대 남재원 교수님 연구실 이현정학생입니다.   같은..

  verilog 파일 module test(a,b,c);iNPUt a,b;output c;assign c=a & b; en..

  IDEC 선혜승입니다  툴이 뜨면 프롬프트가 있을 테니 거기에 명령을 넣어..

  IDEC 선혜승입니다     그리고 tb 파일의 상단에   ..

   말씀하신 방법으로 진행하면 진행이 됩니다. 연구원님 매번 시뮬레이션마..

  IDEC 선혜승입니다     반복해야죠   이 과정을 파..

   연구원님 혹시 makefile을 제작시 tb_top의 경우 제파일 이름을 하나씩 넣..

  IDEC 선혜승입니다     시뮬레이션을 할때 관련된 모든 파일을..

안녕하세요. 한양대학교 노정진 교수님 연구실 송치호입니다. LPE 시뮬레이션을 위해서 ..

안녕하세요. IDEC 연구원 조인신입니다.   제공된 calview.cellmap 파일에 vncap..

네 감사합니다! calview.cellmap 파일에 해당 부분을 추가하니 제대로 추출되는것을 확..

   다시 답변해주셔서 감사합니다.   실례지만, 추가적으로 더 여..

네, 사용하고 있는 툴 버전은 정리하면 아래와 같습니다. 리눅스 OS : centos-rele..

우선 Outpue 에서 Netlist의 format은 Calibreview + Net Geometry 로 하셨다고 했..

본 기술 발명에서는 별도의 보정방법 없이 설계 상 믹서 블록에서 발생할 수 있는 여러 ..

Single-INPUt Multi-Output Resonant Regulating Rectifier