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안녕하세요. IDEC 연구원 조인신입니다.   warning 은 홈폴더(터미널 창에서 cd ..

  친절한 설명 감사드립니다. 그동안 주신 답변들을 모두 적용을 해보니, warnin..

warning 들은 모두 무시하셔도 됩니다. tool 을 사용하는데 아무런 문제가 없습니다.&nb..

제가 첫번째 사진과 같은 회로를 설계 후 ADE_L로 'spectre'로 시뮬레이션을 돌리렸습니..

안녕하세요. IDEC 연구원 조인신입니다.   IDEC 에서는 freePDK45를 사용하지 않..

   그렇다면 혹시 gpdk180 라이브러리를 다운로드 받는 방법과 추가하는 방..

cadence 사에서 제공하는 gpdk180 는 IDEC 의 EDA Tool 설치 파일 제공 FTP 에서 다운로..

   제가 학교계정으로 생성된 cadence를 사용해서 잘 설명해주신 해결책대로 ..

virtuoso tool 에서 제공하는 기본 model library 파일이 많기 때문에 무엇을 사용..

안녕하세요.  Design compiler단계에서 compiler 후 report_constraint -all_viola..

  IDEC 선혜승입니다     해당 에러들이 클럭과 리셋 등의 라인..

--EDA Tool정보-- EDA Tool 명(SCL/LCU/MGLS 포함) :TCAD sentaurus  EDA Tool 버..

안녕하세요. IDEC 석은주입니다. 시높시스사로 부터 아래의 회신을 받았습니다. 아래 ..

 답변 감사드립니다.   추가적인 질문이 있는데, sub module을 포함하여 syn..

  IDEC 선혜승입니다     delay time 이라고 표현하는 것이 더 ..

안녕하세요.   우선 sub-module을 합성할 때에는 같은 종류의 셀에서 delay time..

--EDA Tool정보-- EDA Tool 명(SCL/LCU/MGLS 포함) : Synopsys Design Compiler EDA To..

안녕하세요. 포항공과대학교 이영주 교수님 연구실 문승식입니다.   현재 S65 공..

  IDEC 선혜승입니다    ema 값이 000 으로 되면 가장 빠르게 동작하..

안녕하세요. 이영주 교수님 연구실 문승식입니다.   우선 답변 감사드립니다. ..

본 기술 발명에서는 별도의 보정방법 없이 설계 상 믹서 블록에서 발생할 수 있는 여러 ..

Single-INPUt Multi-Output Resonant Regulating Rectifier