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안녕하세요. calibre LVS 관련해서 문의 사항이 있으 글 남깁니다. 첨부한 ppt 파일의 ..

안녕하세요. IDEC 연구원 조인신입니다.   우선 XRC rule 파일의 option 부분이 ..

답변 감사합니다.  앞서 말한 문제는 해결되었습니다. 한 가지 더 여쭤볼게 있는..

MS180 공정의 경우 cellmap 파일을 제공하지 않습니다. 제가 사용하는 cellmap 파..

안녕하세요. 현재 MS180 공정을 이용하여 설계를 진행 중 입니다. Calibre xRC를 통해 ..

  IDEC 선혜승입니다     셀을 Instance 하는 부분들이 대부분인데&nb..

답변감사합니다. Library들을 확인하였는데 아무 이상이 없었고, 이러한 현상에대해 계..

  IDEC 선혜승입니다     dont touch 를 이용해보는 것이 어떨까 합니..

안녕하세요 한양대학교 회로 및 시스템 연구실 신종윤입니다. Seirializer를 Design_com..

  동작 주파수를 변경하면  a. 버퍼 등이 추가로 삽입되거나 삭제 될 수 있..

 set_output_delay 에도 궁금한게 있는데, 밑의 그림을 보면 set_output_delay 가 4..

  IDEC 선혜승입니다     아닙니다 output delay 는 칩 외부에서 소요..

아직 output delay 이해가 잘안되는데, 칩 바깥의 시간이 어느 정도 인지를 부여 한다는 ..

  IDEC 선혜승입니다    iNPUt delay 와 output delay 는  합성..

답변 감사합니다!  마지막으로 궁금한게 있는데, iNPUt_delay와 output_delay를 수..

  IDEC 선혜승입니다   수치를 다르게 한 뒤에 합성을 한 뒤  start_g..

안녕하세요 한양대학교 회로 및 시스템 연구실 신종윤이라고합니다.   어제 올린 ..

  IDEC 선혜승입니다     전화드렸는데 받지 않으셔서 글로 남깁니다 ..

안녕하세요.   서강대학교 최우영 교수님 연구실, 석사 연구생 윤지영입니다. &n..

  IDEC 선혜승입니다     verilog A 를 사용중이신 것 같습니다  ..

This IP(hereinafter referred to as “VSA”) is an accelerator for speedin..