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안녕하세요. 단국대학교의 구남일입니다. 현재 IDEC 분들의 지원 덕분에 순조롭게 설계..

안녕하세요. IDEC 조인신입니다.     1. HYBRID layer 의 정의는 아..

Dear IDEC,Currently, I am designing a top digital module A, with several sub-module..

  proceed after removing the 'slack_lesser_than' clause. You can fix it by d..

해당 파일은 ICC2 에서 추출하는 verilog 파일입니다. 처음 LVS 를 어떻게 했는지 알 수..

   cdl 추가하여 돌려봐도 lvs 결과에는 변함이 없네요. 아래 에러 보면..

에러 내용을 보면 pin 의 개수가 다른데 layout 에서 7개인데 그 중 7 이 무엇인지 ..

 제가 봤을 때 이 7이 IA label인 것 같습니다.    제가 초반에 rule f..

우선 IO 를 이전 버전을 사용한 것인지 아니면 업데이트 된 버전을 사용한 것인지 확인 ..

1. /home/merge/SS28_Merge_PDK/gds에 있는 파일을 가져왔습니다.  김연태 선생님..

1. /data/SS28_Merge/PDK/gds 에 있는 것을 사용했다면 이전 버전을 사용한 것입니..

 네 그래서 DIGITAL_OUTLINE_Full에 있는 pad 사용했습니다.    4 번에..

PAD 에 있는 것이라는 말을 이해하지 못하겠네요. IB 라벨을 달으려면 IB drw 에 위에 ..

 첨부한 것은 왼쪽이 layout이고 오른쪽이 schematic입니다     Includ..

우선 이전 회차에서는 문제 없이 진행했었다고 첫글에 내용이 있는데  그 때와 달..

안녕하십니까 경상국립대학교 전자공학과, 혼성신호 집적회로 설계 연구실 (손현우 교수..

   1.   첫번째 시나리오는 ss, 두번째는 ff 로 설정하고자 하는&..

 감사합니다.  1번 문제를 해결했습니다.   2. 이전에는 upf 파일을 ..

  일반적인 상황이라면 특정 블럭의 컴파일 여부 자체에 영향을 주지는 않습니다.&..

   답변 감사합니다. 말씀해주신데로 log 파일 확인 후 위의 에러사항 수정..

본 기술 발명에서는 별도의 보정방법 없이 설계 상 믹서 블록에서 발생할 수 있는 여러 ..

Single-INPUt Multi-Output Resonant Regulating Rectifier