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| 제목 | 강사정보 | 등록일 | |
|---|---|---|---|
| 4 | (2024) Cell-Based Chip Design front-End 교육 | 선혜승 교수(한국폴리텍대) | 2024.05.09 |
| 3 | (2021) [IDEC 연구원교육] Cell-Based Chip Design Flow 교육 | 선혜승 연구원 (IDEC) | 2021.07.27 |
| 2 | (2018)[IDEC 연구원교육] Cell-based flow 교육 | 선혜승 연구원(IDEC) | 2018.04.26 |
| 1 | (2017)[IDEC 연구원 교육] IDEC MPW 설계를 위한 교육 | 선혜승/연구원/IDEC | 2017.01.23 |
교육자료
| 제목 | 작성자 | 작성일 | 조회 |
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질문/답변
| 제목 | 작성자 | 작성일 | 조회 | |
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| 181 |
[답변] front End Package - DFT Compiler 문의
front end 파일을 다운 받고 환경설정을 작성 중인데, 기존에 cadence 또는 Back end에서.. |
선혜승 | 21.08.24 | 52 |
| 180 |
[답변] synopsys-back end 환경설정 작성 문의드립니다.
front-end 라이선스가 모두 있어야 합니다. 신청한 내역을 보면 back-end&nb.. |
조인신 | 21.08.23 | 103 |
| 179 |
[답변] cadence 환경설정 및 실행 하는 방법 문의 드립니다.
front/back을 다운 받지 않았는데 cadence.cshrc를 먼저 작성해도 되는 것이 맞는지 궁금.. |
조용수 | 21.08.18 | 7 |
| 178 |
[답변] cadence 환경설정 및 실행 하는 방법 문의 드립니다.
front/back을 다운 받지 않았는데 cadence.cshrc를 먼저 작성해도 되는 것이 맞는지 궁금.. |
조인신 | 21.08.18 | 11 |
| 177 |
[답변] cadence 환경설정 및 실행 하는 방법 문의 드립니다.
front/back을 다운 받지 않았는데 cadence.cshrc를 먼저 작성해도 되는 것이 맞는지 궁금.. |
조용수 | 21.08.18 | 9 |
| 176 |
[답변] cadence 환경설정 및 실행 하는 방법 문의 드립니다.
front/back을 다운 받지 않았는데 cadence.cshrc를 먼저 작성해도 되는 것이 맞는지 궁금.. |
조인신 | 21.08.18 | 92 |
| 175 |
[답변] PRIMETIME-setup time fixation
Hello I don't have any idea whether you are in FE or in BE If.. |
선혜승 | 21.08.10 | 63 |
| 174 |
[답변] cadence synthesis
IDEC 선혜승입니다 schematic 이라는 것이 디지털 합성 툴.. |
선혜승 | 21.07.20 | 28 |
| 173 |
Multi voltage domain LVS check
안녕하세요 고려대학교 박종선 교수님 연구실 석사과정 박현철입니다. 이번 mp.. |
박현철 | 21.06.30 | 21 |
| 172 |
[답변] Multi voltage domain LVS check
IDEC 선혜승입니다 우선, front-End 단계와는 관련이 없습.. |
선혜승 | 21.06.30 | 33 |
| 171 |
Prelayout static timing analysis(primetime) warning
front-end에서는 waive하고 back-end에서 hold를 해결하면서 같이 해결할 수 있을까요? .. |
김정훈 | 21.05.12 | 18 |
| 170 |
[답변] Prelayout static timing analysis(primetime) warning
front-end에서는 waive하고 back-end에서 hold를 해결하면서 같이 해결할 수 있을까요? .. |
선혜승 | 21.05.17 | 21 |
| 169 |
Primepower 설치관련
front-end package 이번에 primepower와 관련하여 질문드립니다. EDA .. |
최석원 | 21.04.27 | 15 |
| 168 |
[답변] Primepower 설치관련
front-end package 이번에 primepower와 관련하여 질문드립니다. EDA .. |
선혜승 | 21.04.27 | 19 |
| 167 |
Design compiler topographical mode tluplus & mapping file error
안녕하세요 카이스트 김주영 교수님 연구실 석사과정 김정훈입니다. 지금 저희.. |
김정훈 | 21.04.19 | 32 |
| 166 |
[답변] Design compiler topographical mode tluplus & mapping file error
IDEC 선혜승입니다 MAP file 이 잘못들어간 것같습니다&nb.. |
선혜승 | 21.04.20 | 40 |
| 165 |
[답변] Design Compiler의 topographical synthesis에 관해 문의드릴 게 있습니다
IDEC 선혜승입니다 직접적인 원인은 이것만 봐서는 알수가.. |
선혜승 | 21.03.03 | 28 |
| 164 |
[답변] Design Compiler의 topographical synthesis에 관해 문의드릴 게 있습니다
말씀하신 대로 compile_ultra 명령을 수행하니 합성 문제가 해결되었습니다. 도와주셔서 .. |
조정훈 | 21.03.03 | 12 |
| 163 |
[답변] Design Compiler의 topographical synthesis에 관해 문의드릴 게 있습니다
IDEC 선혜승입니다 영상이 평생 제공되지 않도록 하기 위.. |
선혜승 | 21.03.03 | 73 |
| 162 |
[답변] Pre-layout simulation 관련
IDEC 선혜승입니다 recrem 이라는것은 recov.. |
선혜승 | 21.02.03 | 137 |
자료실
| 제목 | 작성자 | 작성일 | 조회 | |
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e2l-반도체공학-나노 계측
영문제목 : Nano Measurement 개요 : ASIC Full Custom Design을 처음 접하는 학부생이.. |
구재희 | 05.09.20 | 1384 |
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