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  제목 강사정보 등록일
1 Verilog 언어를 활용한 FPGA 실습 서기범/교수/우송대학교 2015.10.29
교육자료
  제목 작성자 작성일 조회
질문/답변
  제목 작성자 작성일 조회
2043 License port

port가 없다고 합니다. 사용 가능한 포트 번호는 어떻게 확인하면 좋은가요??  

이채은 21.07.26 29
2042 [답변] License port

port 문제가 아닌 hostid (mac address) 와 관련된 문제 입니다. 라이선스 데몬을 ..

조인신 21.07.26 16
2041 [답변] License port

port 문제가 아닌 hostid (mac address) 와 관련된 문제 입니다. 라이선스 데몬을 ..

이채은 21.07.26 6
2040 [답변] License port

port 문제가 아닌 hostid (mac address) 와 관련된 문제 입니다. 라이선스 데몬을 ..

조인신 21.07.26 27
2039 삼성 65 nm 메모리

port memory 인은 알겠으나, w option이 무엇을 의미하는 것인지 알 수 있을까 해서 여쭤..

감동윤 21.07.22 43
2038 [답변] 삼성 65 nm 메모리

port memory 인은 알겠으나, w option이 무엇을 의미하는 것인지 알 수 있을까 해서 여쭤..

선혜승 21.07.23 69
2037 [답변] cadence synthesis

port -> Verilog  선택후  창이 나오면  첨부된 1, 2 번 처럼 설정하..

선혜승 21.07.20 28
2036 primesim 라이센스 관련

port PRIMESIM 1_LICENSE_FILE=~@~ 를 추가하였는데,  sourcing 을 하자 -bash: e..

김승준 21.07.20 43
2035 [답변] primesim 라이센스 관련

port SNPSLMD_LICENSE_FILE = port_num@license_server_IP 이렇게 되어야 합니다. &nbs..

조인신 21.07.20 16
2034 [답변] primesim 라이센스 관련

port PRIMESIM 1 만 추가하자 역시 구동이 되지 않습니다.    [조인신]님의 ..

김승준 21.07.20 12
2033 [답변] primesim 라이센스 관련

port PRIMESIM=1 로 하면 됩니다.   [김승준]님의 글 =====================..

조인신 21.07.20 66
2032 SS28-2101 회차 MIXED LVS 관련 질문

port from schematic) Mixed TOP을 Pad까지 연결해 LVS를 체크하고 싶은데, 이를 위해서 ..

정회창 21.07.18 66
2031 [답변] SS28-2101 회차 MIXED LVS 관련 질문

port -> cdl 등으로 파일로 출력하는 것이 필요하겠습니다   vi로 열어서 ..

선혜승 21.07.19 81
2030 [답변] 동부 180ns 공정 Back End 진행 중에 질문 있습니다.

port_filter_mode off -cell_master_filter_mode off -cell_instance_filter_mode off -v..

선혜승 21.07.17 23
2029 [답변] 동부 180ns 공정 Back End 진행 중에 질문 있습니다.

port_filter_mode off -cell_master_filter_mode off -cell_instance_filter_mode off -v..

고광현 21.07.17 13
2028 [답변] 동부 180ns 공정 Back End 진행 중에 질문 있습니다.

port_filter_mode off -cell_master_filter_mode off -cell_instance_filter_mode off -v..

선혜승 21.07.18 7
2027 [답변] 동부 180ns 공정 Back End 진행 중에 질문 있습니다.

port_filter_mode off -cell_master_filter_mode off -cell_instance_filter_mode off -v..

고광현 21.07.18 40
2026 [답변] 동부 180ns 공정 Back End 진행 중에 질문 있습니다.

port_filter_mode off -cell_master_filter_mode off -cell_instance_filter_mode off -v..

선혜승 21.07.18 19
2025 [답변] 동부 180ns 공정 Back End 진행 중에 질문 있습니다.

port_filter_mode off -cell_master_filter_mode off -cell_instance_filter_mode off -v..

고광현 21.07.18 21
2024 [답변] 동부 180ns 공정 Back End 진행 중에 질문 있습니다.

port_filter_mode off -cell_master_filter_mode off -cell_instance_filter_mode off -v..

선혜승 21.07.18 23
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1 e2l-접적회로-컴퓨터이용설계의 기초

port deadline-12/16 Final examination 키워드 : CAD, algorithm, complexity, optimi..

구재희 05.01.05 735
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참여교수 성과 - 특허 Disparity Computation Method Through Stereo Matching Based on Census..

port Weight and System Thereof

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공지사항 2018 XUP(Xilinx University Program) Professor Workshop Invitation

port/university/workshops/korea-registration-form.html     &nb..

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공지사항 ISOCC 2018 call for paper

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개설 희망 강좌 신청 low drop-out regulator 설계 관련 강의가 열렸으면 좋겠습니다.

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『제 25회 한국반도체학술대회』 The 25th Korean Conference on Semiconductors 2018..

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참여교수 성과 - IP All-digital Fractional-ratio Frequency Multiplying Delay-Locked Loop

portability. Implemented in a 65nm 1.0-V CMOS process, the proposed clock generato..

김종선 15.09.05 11
참여교수 성과 - IP Displayport v1.2a Receiver PHY

Displayport v1.2a Receiver PHY

김철우 15.09.03 20
참여교수 성과 - 논문 시그마 델타 변조를 이용한 HDMI 표준의 Display port 오디오 타임스탬프..

강진구 14.09.03 15
참여교수 성과 - 특허 Antenna device for a portable terminal

적층기판 환경에서 구성한 소형 LC loaded 안테나

김문일 14.09.15 3
참여교수 성과 - IP LPDDR Memory Controller

port 100MHz speed grades of LPDDR devices. It is designed using Verilog-HDL and ver..

이찬호 15.08.27 18
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