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| 제목 | 강사정보 | 등록일 | |
|---|---|---|---|
| 1 | Verilog 언어를 활용한 FPGA 실습 | 서기범/교수/우송대학교 | 2015.10.29 |
교육자료
| 제목 | 작성자 | 작성일 | 조회 |
|---|
질문/답변
| 제목 | 작성자 | 작성일 | 조회 | |
|---|---|---|---|---|
| 1943 |
[답변] ss 28nm LVS 문제
port from layout viewer 가 체크되어 있고 Inputs -> Netlist 에서 Export from sch.. |
손민정 | 21.07.02 | 59 |
| 1942 |
[답변] ss 28nm LVS 문제
port from layout viewer 가 체크되어 있고 Inputs -> Netlist 에서 Export from sch.. |
손민정 | 21.07.02 | 64 |
| 1941 |
[답변] ss 28nm LVS 문제
port from layout viewer 가 체크되어 있고 Inputs -> Netlist 에서 Export from sch.. |
손민정 | 21.07.06 | 306 |
| 1940 |
[답변] [질문] ss 28nm DRC 문제
port from layout viewer 가 체크되어 있고 Inputs -> Netlist 에서 Export from sch.. |
이현정 | 23.07.10 | 199 |
| 1939 |
[답변] SS28-2101 회차 virtuoso 관련 질문
port 등 작업을 하면서 테크파일을 잘못 건드린 것 같습니다. 혹시 테크파일이나 툴 자.. |
박현철 | 21.06.21 | 23 |
| 1938 |
[답변] SS28-2101 회차 virtuoso 관련 질문
port 등 작업을 하면서 테크파일을 잘못 건드린 것 같습니다. 혹시 테크파일이나 툴 자.. |
선혜승 | 21.06.22 | 15 |
| 1937 |
[답변] SS28-2101 회차 virtuoso 관련 질문
port 등 작업을 하면서 테크파일을 잘못 건드린 것 같습니다. 혹시 테크파일이나 툴 자.. |
박현철 | 21.06.22 | 63 |
| 1936 |
ss28 PEX 관련 문의드립니다.
port error 가 발생하는 부분에 대해서 질문드립니다. error report를 확인하니 anglvt .. |
권도현 | 21.06.19 | 32 |
| 1935 |
[답변] ss28 PEX 관련 문의드립니다.
port error 가 발생하는 부분에 대해서 질문드립니다. error report를 확인하니 anglvt .. |
조인신 | 21.06.21 | 51 |
| 1934 |
[답변] Modelsim 환경설정 관련
port PATH=$PATH:$MGC_HOME/bin 으로 수정하시기 바랍니다. 수정 후에는 터미널을 새로 .. |
조인신 | 21.06.17 | 5 |
| 1933 |
[답변] Modelsim 환경설정 관련
port PATH=$PATH:$MGC_HOME/bin 으로 수정하시기 바랍니다. 수정 후에는 터미널을 새로 .. |
선혜승 | 21.06.17 | 7 |
| 1932 |
[답변] Modelsim 환경설정 관련
port PATH=$PATH:$MGC_HOME/bin 으로 수정하시기 바랍니다. 수정 후에는 터미널을 새로 .. |
안찬엽 | 21.06.17 | 10 |
| 1931 |
[답변] Modelsim 환경설정 관련
port PATH=$PATH:$MGC_HOME/bin 으로 수정하시기 바랍니다. 수정 후에는 터미널을 새로 .. |
선혜승 | 21.06.17 | 5 |
| 1930 |
[답변] Modelsim 환경설정 관련
port PATH=$PATH:$MGC_HOME/bin 으로 수정하시기 바랍니다. 수정 후에는 터미널을 새로 .. |
선혜승 | 21.06.17 | 8 |
| 1929 |
[답변] Modelsim 환경설정 관련
port PATH=$PATH:$MGC_HOME/bin 으로 수정하시기 바랍니다. 수정 후에는 터미널을 새로 .. |
안찬엽 | 21.06.17 | 7 |
| 1928 |
[답변] Modelsim 환경설정 관련
port PATH=$PATH:$MGC_HOME/bin 으로 수정하시기 바랍니다. 수정 후에는 터미널을 새로 .. |
선혜승 | 21.06.17 | 9 |
| 1927 |
[답변] Modelsim 환경설정 관련
port PATH=$PATH:$MGC_HOME/bin 으로 수정하시기 바랍니다. 수정 후에는 터미널을 새로 .. |
안찬엽 | 21.06.18 | 14 |
| 1926 |
[답변] Modelsim 환경설정 관련
port PATH=$PATH:$MGC_HOME/bin 으로 수정하시기 바랍니다. 수정 후에는 터미널을 새로 .. |
선혜승 | 21.06.18 | 54 |
| 1925 |
[답변] lef 파일 및 ndm 파일 제작
port 해보셔야 할 것 같습니다 lef 가 import 가 잘 되고 기존의 디자인과 .. |
선혜승 | 21.06.17 | 31 |
| 1924 |
[답변] lef 파일 및 ndm 파일 제작
port 했더니 레이아웃을 전혀 불러오지 못하는 것을 확인하였습니다. 제가 lef import, .. |
박현철 | 21.06.17 | 21 |
자료실
| 제목 | 작성자 | 작성일 | 조회 | |
|---|---|---|---|---|
| 1 |
e2l-접적회로-컴퓨터이용설계의 기초
port deadline-12/16 Final examination 키워드 : CAD, algorithm, complexity, optimi.. |
구재희 | 05.01.05 | 735 |
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기타 게시판
| 구분 | 제목 | 작성자 | 작성일 | 조회 |
|---|---|---|---|---|
| 참여교수 성과 - IP |
LEA-128/192/256
ports three key lengths of 128, 192, and 256 bits. The LEA-128/192/256 IP perform.. |
신경욱 | 15.08.26 | 27 |
| 참여교수 성과 - IP |
LEA-128 Encryption/Decryption
port for encryption and decryption of 128-bit block cipher LEA - Support for key l.. |
신경욱 | 15.08.26 | 19 |
| 참여교수 성과 - IP |
LEA-128 Encryption
ports three key lengths of 128, 192, and 256 bits. The LEA128-Enc IP performs enc.. |
신경욱 | 15.08.26 | 20 |
| 참여교수 성과 - IP |
Census transform based adaptive support weight stereo matching IP
port weight stereo matching IP |
문병인 | 15.08.25 | 38 |
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제23회 한국반도체학술대회 Chip Design Contest (CDC) 개최 (2016.02.23..
ported by the IDEC' 문구 삽입 .. |
김하늘 | 15.11.09 | 7158 |
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JICAS(Vol1. No.2) 논문 모집 안내
JICAS 논문 모집 안내 반도체설계교육센터(IDEC)을 통해 매년 300여 개의 칩을 통.. |
이의숙 | 15.11.05 | 7387 |
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High Efficiency Current-Regulated Charge Pump for LED Driver
portant for a liquid crystal display (LCD) panel to get high quality display with l.. |
김철우 | 14.09.20 | 30 |
| 참여교수 성과 - IP |
6Gbps injection locked CDR
portional to the jitter-tolerance performance. However, the injection strength can .. |
김철우 | 14.09.20 | 20 |
| 공지사항 |
JICAS 논문 모집 안내
JICAS 논문 모집 안내 반도체설계교육센터(IDEC)을 통해 매년 300여 개의 칩을 .. |
전항기 | 14.12.26 | 17588 |
| 참여교수 성과 - IP |
4.5GHz Injection locked all-digital PLL
portional path and integral path to generate high quality clock and make overall lo.. |
김철우 | 14.09.20 | 17 |
| 참여교수 성과 - IP |
Tile-based Rasterizer for 3D graphics
portant, the amount of calculation in rasterization phase which is required to calc.. |
이광엽 | 14.09.18 | 34 |
| 공지사항 |
제22회 한국반도체학술대회 Chip Design Contest(CDC) 개최(2015.02.11(..
ported by the IDEC' 문구 삽입 시상 Award 명수상팀수내역Best Desig.. |
구재희 | 14.10.20 | 26913 |
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[채용공고] KAIST IDEC 행정원 채용 공고(신입/경력)
KAIST IDEC 행정원 채용 공고(신입/경력) 반도체설계교육센터(.. |
석은주 | 14.09.16 | 19129 |
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AXI protocol converter
port all the operations required by the protocol |
이찬호 | 14.09.02 | 16 |
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8x8 AXI Interconnect
port operation with improved efficiency of the communication protocol. It also sup.. |
이찬호 | 14.09.02 | 21 |
| 구인/구직 |
(재)충북테크노파크 2014년 제5차 직원채용 공고
공고번호 : 충북TP-2014 - A7호(재)충북테크노파크 직원채용 공고 지역산업기술의 .. |
전항기 | 15.01.08 | 5697 |
| 참여교수 성과 - IP |
A 12b 10MS/s 0.34mm2 2.0mW 0.11um CMOS SAR ADC
port : 없음(자체 보유한 Silicon Proven Report가 없음) 정보공유 여부 : N |
이승훈 | 14.08.30 | 51 |
| 참여교수 성과 - IP |
A 14b 50MS/s 1.17mm2 146.1mW 0.13um CMOS ADC
port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공.. |
이승훈 | 14.08.30 | 9 |
| 참여교수 성과 - IP |
A 12b 100MS/s 1.34mm2 25.3mW 0.11um CMOS ADC
port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공.. |
이승훈 | 14.08.30 | 16 |
| 참여교수 성과 - IP |
A 12b 10MS/s 0.34mm2 2.4mW 0.11um CMOS SAR ADC
port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공.. |
이승훈 | 14.08.30 | 13 |


