반도체설계교육센터

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	제목	강사정보	등록일
1	Verilog 언어를 활용한 FPGA 실습	서기범/교수/우송대학교	2015.10.29

교육자료

	제목	작성자	작성일	조회

질문/답변

	제목	작성자	작성일	조회
1883	[답변] 2021년 1학기 학부 정규 수업용 EDA Tool 라이센스 관련하여 문의 드립니다. port 와 라이선스를 사용하는 것은 아무런 관련이 없습니다. 등록한 서버의 정보에..	조인신	21.05.06	16
1882	[답변] 2021년 1학기 학부 정규 수업용 EDA Tool 라이센스 관련하여 문의 드립니다. port 와 라이선스를 사용하는 것은 아무런 관련이 없습니다. 등록한 서버의 정보에..	윤민용	21.05.06	27
1881	Cadence license, ERROR (DP-320001) port for assistance. *************************************************************..	AlaaDdin	21.04.29	51
1880	[답변] Cadence license, ERROR (DP-320001) port for assistance. *************************************************************..	조인신	21.04.30	74
1879	[본센터] Cell based design flow에 관련해 문의가 있습니다. port_analysis_coverage 커맨드를 이용해 결과를 보면 Met Violated가 있고 Untest가 있..	김진렬	21.04.28	31
1878	[본센터] [답변] Cell based design flow에 관련해 문의가 있습니다. port_analysis_coverage 커맨드를 이용해 결과를 보면 Met Violated가 있고 Untest가 있..	선혜승	21.04.28	21
1877	[본센터] [답변] Cell based design flow에 관련해 문의가 있습니다. port_analysis_coverage 커맨드를 이용해 결과를 보면 Met Violated가 있고 Untest가 있..	김진렬	21.04.29	20
1876	[본센터] [답변] Cell based design flow에 관련해 문의가 있습니다. port_analysis_coverage 커맨드를 이용해 결과를 보면 Met Violated가 있고 Untest가 있..	선혜승	21.05.01	17
1875	[본센터] [답변] Cell based design flow에 관련해 문의가 있습니다. port_analysis_coverage 커맨드를 이용해 결과를 보면 Met Violated가 있고 Untest가 있..	김진렬	21.05.04	66
1874	Layout에서 LEF/DEF 추출 port > DEF 를 사용해서 source design으로 저희가 manual design한 top cell..	정순규	21.04.13	40
1873	[답변] Layout에서 LEF/DEF 추출 port > DEF 를 사용해서 source design으로 저희가 manual design한 top cell..	조인신	21.04.13	47
1872	Calibre PEX 에서 생성되는 pex netlist 의 port order 를 src net 의 port order .. port order 가 src.net 과 다르게 나오는데 src.net 의 port order 와 동일하게 나오도..	배준한	21.04.10	22
1871	[답변] Calibre PEX 에서 생성되는 pex netlist 의 port order 를 src net 의 port .. port order 가 src.net 과 다르게 나오는데 src.net 의 port order 와 동일하게 나오도..	조인신	21.04.12	39
1870	삼성28나노 inout port 질문 port를 사용하고 싶습니다. 그런데 28nm standard cell library에는 tri-state를 지원하..	문한결	21.04.02	38
1869	[답변] 삼성28나노 inout port 질문 port를 사용하고 싶습니다. 그런데 28nm standard cell library에는 tri-state를 지원하..	선혜승	21.04.02	59
1868	[답변] Synopsys TetraMAX: Transition Faults port It is for test simulation and input stimulus is based on test pattern There ..	선혜승	21.04.05	31
1867	Calibre LVS 에서 LVS BOX 옵션 관련 문의 port에서는 아래 사진처럼 PFILL10, PBIDIR에서는 X-box 가 뜨면서 에러 처럼 보이는 결..	문승현	21.03.27	75
1866	[답변] Calibre LVS 에서 LVS BOX 옵션 관련 문의 port에서는 아래 사진처럼 PFILL10, PBIDIR에서는 X-box 가 뜨면서 에러 처럼 보이는 결..	선혜승	21.03.29	46
1865	[답변] Calibre LVS 에서 LVS BOX 옵션 관련 문의 port에서는 아래 사진처럼 PFILL10, PBIDIR에서는 X-box 가 뜨면서 에러 처럼 보이는 결..	문승현	21.03.29	38
1864	[답변] Calibre LVS 에서 LVS BOX 옵션 관련 문의 port에서는 아래 사진처럼 PFILL10, PBIDIR에서는 X-box 가 뜨면서 에러 처럼 보이는 결..	선혜승	21.03.30	105

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	제목	작성자	작성일	조회
1	e2l-접적회로-컴퓨터이용설계의 기초 port deadline-12/16 Final examination 키워드 : CAD, algorithm, complexity, optimi..	구재희	05.01.05	735

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참여교수 성과 - IP	LEA-128/192/256 ports three key lengths of 128, 192, and 256 bits. The LEA-128/192/256 IP perform..	신경욱	15.08.26	27
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참여교수 성과 - IP	Census transform based adaptive support weight stereo matching IP port weight stereo matching IP	문병인	15.08.25	38
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참여교수 성과 - IP	6Gbps injection locked CDR portional to the jitter-tolerance performance. However, the injection strength can ..	김철우	14.09.20	20
공지사항	JICAS 논문 모집 안내 JICAS 논문 모집 안내 반도체설계교육센터(IDEC)을 통해 매년 300여 개의 칩을 ..	전항기	14.12.26	17588
참여교수 성과 - IP	4.5GHz Injection locked all-digital PLL portional path and integral path to generate high quality clock and make overall lo..	김철우	14.09.20	17
참여교수 성과 - IP	Tile-based Rasterizer for 3D graphics portant, the amount of calculation in rasterization phase which is required to calc..	이광엽	14.09.18	34
공지사항	제22회 한국반도체학술대회 Chip Design Contest(CDC) 개최(2015.02.11(.. ported by the IDEC' 문구 삽입 시상 Award 명수상팀수내역Best Desig..	구재희	14.10.20	26913
공지사항	[채용공고] KAIST IDEC 행정원 채용 공고(신입/경력) KAIST IDEC 행정원 채용 공고(신입/경력) 반도체설계교육센터(..	석은주	14.09.16	19129
참여교수 성과 - IP	AXI protocol converter port all the operations required by the protocol	이찬호	14.09.02	16
참여교수 성과 - IP	8x8 AXI Interconnect port operation with improved efficiency of the communication protocol. It also sup..	이찬호	14.09.02	21
구인/구직	(재)충북테크노파크 2014년 제5차 직원채용 공고 공고번호 : 충북TP-2014 - A7호(재)충북테크노파크 직원채용 공고 지역산업기술의 ..	전항기	15.01.08	5697
참여교수 성과 - IP	A 12b 10MS/s 0.34mm2 2.0mW 0.11um CMOS SAR ADC port : 없음(자체 보유한 Silicon Proven Report가 없음) 정보공유 여부 : N	이승훈	14.08.30	51
참여교수 성과 - IP	A 14b 50MS/s 1.17mm2 146.1mW 0.13um CMOS ADC port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..	이승훈	14.08.30	9
참여교수 성과 - IP	A 12b 100MS/s 1.34mm2 25.3mW 0.11um CMOS ADC port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..	이승훈	14.08.30	16
참여교수 성과 - IP	A 12b 10MS/s 0.34mm2 2.4mW 0.11um CMOS SAR ADC port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..	이승훈	14.08.30	13

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