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| 제목 | 강사정보 | 등록일 | |
|---|---|---|---|
| 1 | Verilog 언어를 활용한 FPGA 실습 | 서기범/교수/우송대학교 | 2015.10.29 |
교육자료
| 제목 | 작성자 | 작성일 | 조회 |
|---|
질문/답변
| 제목 | 작성자 | 작성일 | 조회 | |
|---|---|---|---|---|
| 1703 |
[답변] 65nm 설계 서버 포심중 에러관련 문의
port를 눌렀을때 뜨는 메시지를 복사한 것입니다. |
선혜승 | 20.10.11 | 29 |
| 1702 |
[MPW] SS28-2001회 ssh 접속불가 문의
port 5991: no route host 내용으로 표시되며 접속이 불가능합니다. |
김완준 | 20.09.23 | 18 |
| 1701 |
[답변] [MPW] SS28-2001회 ssh 접속불가 문의
port 5991: no route host 내용으로 표시되며 접속이 불가능합니다. |
관리자 | 20.09.24 | 17 |
| 1700 |
Synopsys scl license error 문의
port logging. Use Flexera Software, Inc.'s10:37:56 (lmgrd) software license adminis.. |
최성림 | 20.09.21 | 86 |
| 1699 |
[답변] Synopsys scl license error 문의
port logging. Use Flexera Software, Inc.'s10:37:56 (lmgrd) software license adminis.. |
조인신 | 20.09.21 | 174 |
| 1698 |
DC report_constraint violation 관련
port_constraint -all_violator 커맨드 결과, min_capacitance와 max_transition violat.. |
문승현 | 20.09.18 | 41 |
| 1697 |
[답변] DC report_constraint violation 관련
port_constraint -all_violator 커맨드 결과, min_capacitance와 max_transition violat.. |
선혜승 | 20.09.18 | 106 |
| 1696 |
삼성 28LPP ICC1 이후 Calibre DRC 에러 문의
port 이후 Cadence Layout으로 Import해서 Calibre DRC 돌렸을 때 DRC 에러가 발생합니.. |
오영균 | 20.09.14 | 44 |
| 1695 |
[답변] 삼성 28LPP ICC1 이후 Calibre DRC 에러 문의
port 이후 Cadence Layout으로 Import해서 Calibre DRC 돌렸을 때 DRC 에러가 발생합니.. |
선혜승 | 20.09.14 | 24 |
| 1694 |
[답변] 삼성 28LPP ICC1 이후 Calibre DRC 에러 문의
port 이후 Cadence Layout으로 Import해서 Calibre DRC 돌렸을 때 DRC 에러가 발생합니.. |
오영균 | 20.09.15 | 47 |
| 1693 |
Hierarchical synthesis 관련
port에서 하위 모듈의 특정 셀들의 transition time이 매우 커지면서 critical delay가 .. |
문승식 | 20.09.12 | 55 |
| 1692 |
[답변] Hierarchical synthesis 관련
port에서 하위 모듈의 특정 셀들의 transition time이 매우 커지면서 critical delay가 .. |
선혜승 | 20.09.14 | 20 |
| 1691 |
[답변] Hierarchical synthesis 관련
port에서 1이라고 나오는데, transition time이 큰 이유를 잘 모르겠습니다. fanout이 1.. |
문승식 | 20.09.14 | 12 |
| 1690 |
[답변] Hierarchical synthesis 관련
port time 메시지는 일부만 올리면 곤란하고 전체적으로 data arrival time.. |
선혜승 | 20.09.14 | 19 |
| 1689 |
[답변] Hierarchical synthesis 관련
port에서 큰 차이를 보이는 부분이 맨 처음의 DFFQ_X0P5M_A9TR cell 인데, 여기서 delay .. |
문승식 | 20.09.14 | 70 |
| 1688 |
[답변] S65 PEX option 설정 에러
port(pin) 정의 layer 를 잘 사용한 것인지도 확인 바랍니다. PEX 창을 종료하고 .. |
조인신 | 20.09.11 | 37 |
| 1687 |
[TCAD mesh] 문의
port=================================== Total Mesh Generation Time: 0.227s 100% Rat.. |
오영훈 | 20.09.09 | 33 |
| 1686 |
[답변] [TCAD mesh] 문의
port=================================== Total Mesh Generation Time: 0.227s 100% Rat.. |
조인신 | 20.09.10 | 39 |
| 1685 |
[답변] CentOS7 Mentor calibre 설치 중 오류 발생
port Overview and Roadmap.pdf 를 확인하여 해당 버전이 사용하고 있는 OS 에서 가능한.. |
조인신 | 20.09.08 | 73 |
| 1684 |
Silvaco network license 문의
ported release of Linux. (CentOS) *************************************** lmstat - .. |
유용상 | 20.09.02 | 23 |
자료실
| 제목 | 작성자 | 작성일 | 조회 | |
|---|---|---|---|---|
| 1 |
e2l-접적회로-컴퓨터이용설계의 기초
port deadline-12/16 Final examination 키워드 : CAD, algorithm, complexity, optimi.. |
구재희 | 05.01.05 | 735 |
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