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1 Verilog 언어를 활용한 FPGA 실습 서기범/교수/우송대학교 2015.10.29
교육자료
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질문/답변
  제목 작성자 작성일 조회
3763 [답변] [Calibre RHEL 7 환경변수 관련 문의]

port for running Calibre aoj applications and support for running on the RHEL 7// o..

조인신 25.07.11 11
3762 [답변] [Calibre RHEL 7 환경변수 관련 문의]

port for running Calibre aoj applications and support for running on the RHEL 7// o..

강희재 25.07.11 17
3761 [답변] [Calibre RHEL 7 환경변수 관련 문의]

port for running Calibre aoj applications and support for running on the RHEL 7// o..

선혜승 25.07.11 65
3760 sentaurus expiration 에러 관련 문의

     안녕하세요 신민철 교수님 연구실 노경원 학생입니다.   ..

노경원 25.07.11 7
3759 [답변] sentaurus expiration 에러 관련 문의

시작일은 문제되지 않습니다. 첨부한 파일을 보면 라이선스 데몬이 정상적으로 구동되지..

조인신 25.07.11 12
3758 [DB180] DB180 MPW LVS, Logo 관련 문의드립니다.

port 제출 시 해당 chip 안에 circuit 종류가 2개일 경우 각각의 LVS report를 제출하면 ..

윤유민 25.07.09 29
3757 [답변] [DB180] DB180 MPW LVS, Logo 관련 문의드립니다.

port 제출 시 해당 chip 안에 circuit 종류가 2개일 경우 각각의 LVS report를 제출하면 ..

조인신 25.07.09 56
3756 [답변] Digital lvs Merge 후 LVS 질문

port lists of the TOP module 감사합니다. 황영준 올림 [ISHDORJ BAYARTULGA]님의 글..

김영식 25.07.09 26
3755 [답변] Digital lvs Merge 후 LVS 질문

port lists of the TOP module 감사합니다. 황영준 올림 [ISHDORJ BAYARTULGA]님의 글..

선혜승 25.07.09 22
3754 [답변] Digital lvs Merge 후 LVS 질문

port lists of the TOP module 감사합니다. 황영준 올림 [ISHDORJ BAYARTULGA]님의 글..

ISHDORJ BAYARTULGA 25.07.11 14
3753 [답변] Digital lvs Merge 후 LVS 질문

port lists of the TOP module 감사합니다. 황영준 올림 [ISHDORJ BAYARTULGA]님의 글..

선혜승 25.07.11 26
3752 [답변] Digital lvs Merge 후 LVS 질문

port lists of the TOP module 감사합니다. 황영준 올림 [ISHDORJ BAYARTULGA]님의 글..

ISHDORJ BAYARTULGA 25.07.11 133
3751 [답변] post sta / pt_eco 문의

port_timing을 통해서 자세하게 현황을 파악하는 것이 중요합니다   1개가 해..

선혜승 25.07.06 56
3750 [DB 180nm] PAD 질문드립니다.

port 후 확인해보니  'OUTLINE_5000x2420' cell의 PAD 수를 보니 PAD_array로 위, ..

박찬혁 25.07.05 25
3749 [답변] [DB 180nm] PAD 질문드립니다.

port 후 확인해보니  'OUTLINE_5000x2420' cell의 PAD 수를 보니 PAD_array로 위, ..

조인신 25.07.07 25
3748 [SS28-2501] Virtuoso 열림 에러

ported Linux configuration.2025/07/04 17:12:02 For more info, please run CheckSysCo..

ISHDORJ BAYARTULGA 25.07.04 32
3747 [답변] [SS28-2501] Virtuoso 열림 에러

ported Linux configuration.2025/07/04 17:12:02 For more info, please run CheckSysCo..

선혜승 25.07.04 35
3746 [답변] [SS28-2501] Virtuoso 열림 에러

ported Linux configuration.2025/07/04 17:12:02 For more info, please run CheckSysCo..

ISHDORJ BAYARTULGA 25.07.04 79
3745 memory_wrapper tdf 문의

port_constraint에서 violation이 없는데 chip_finish 단계에서 filler를 삽입하면 첫번..

김서진 25.07.04 31
3744 [답변] memory_wrapper tdf 문의

port_constraint에서 violation이 없는데 chip_finish 단계에서 filler를 삽입하면 첫번..

선혜승 25.07.04 29
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1 e2l-접적회로-컴퓨터이용설계의 기초

port deadline-12/16 Final examination 키워드 : CAD, algorithm, complexity, optimi..

구재희 05.01.05 735
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참여교수 성과 - IP LEA-128/192/256

ports three key lengths of 128, 192, and 256 bits. The LEA-128/192/256 IP perform..

신경욱 15.08.26 27
참여교수 성과 - IP LEA-128 Encryption/Decryption

port for encryption and decryption of 128-bit block cipher LEA - Support for key l..

신경욱 15.08.26 19
참여교수 성과 - IP LEA-128 Encryption

ports three key lengths of 128, 192, and 256 bits. The LEA128-Enc IP performs enc..

신경욱 15.08.26 20
참여교수 성과 - IP Census transform based adaptive support weight stereo matching IP

port weight stereo matching IP

문병인 15.08.25 38
공지사항 제23회 한국반도체학술대회 Chip Design Contest (CDC) 개최 (2016.02.23..

ported by the IDEC' 문구 삽입 ..

김하늘 15.11.09 7158
공지사항 JICAS(Vol1. No.2) 논문 모집 안내

JICAS 논문 모집 안내  반도체설계교육센터(IDEC)을 통해 매년 300여 개의 칩을 통..

이의숙 15.11.05 7387
참여교수 성과 - IP High Efficiency Current-Regulated Charge Pump for LED Driver

portant for a liquid crystal display (LCD) panel to get high quality display with l..

김철우 14.09.20 30
참여교수 성과 - IP 6Gbps injection locked CDR

portional to the jitter-tolerance performance. However, the injection strength can ..

김철우 14.09.20 20
공지사항 JICAS 논문 모집 안내

JICAS 논문 모집 안내   반도체설계교육센터(IDEC)을 통해 매년 300여 개의 칩을 ..

전항기 14.12.26 17589
참여교수 성과 - IP 4.5GHz Injection locked all-digital PLL

portional path and integral path to generate high quality clock and make overall lo..

김철우 14.09.20 17
참여교수 성과 - IP Tile-based Rasterizer for 3D graphics

portant, the amount of calculation in rasterization phase which is required to calc..

이광엽 14.09.18 34
공지사항 제22회 한국반도체학술대회 Chip Design Contest(CDC) 개최(2015.02.11(..

ported by the IDEC' 문구 삽입 시상 Award 명수상팀수내역Best Desig..

구재희 14.10.20 26913
공지사항 [채용공고] KAIST IDEC 행정원 채용 공고(신입/경력)

 KAIST IDEC 행정원 채용 공고(신입/경력)   반도체설계교육센터(..

석은주 14.09.16 19129
참여교수 성과 - IP AXI protocol converter

port all the operations required by the protocol

이찬호 14.09.02 16
참여교수 성과 - IP 8x8 AXI Interconnect

port operation with improved efficiency of the communication protocol. It also sup..

이찬호 14.09.02 21
구인/구직 (재)충북테크노파크 2014년 제5차 직원채용 공고

공고번호 : 충북TP-2014 - A7호(재)충북테크노파크 직원채용 공고 지역산업기술의 ..

전항기 15.01.08 5697
참여교수 성과 - IP A 12b 10MS/s 0.34mm2 2.0mW 0.11um CMOS SAR ADC

port : 없음(자체 보유한 Silicon Proven Report가 없음) 정보공유 여부 : N

이승훈 14.08.30 51
참여교수 성과 - IP A 14b 50MS/s 1.17mm2 146.1mW 0.13um CMOS ADC

port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..

이승훈 14.08.30 9
참여교수 성과 - IP A 12b 100MS/s 1.34mm2 25.3mW 0.11um CMOS ADC

port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..

이승훈 14.08.30 16
참여교수 성과 - IP A 12b 10MS/s 0.34mm2 2.4mW 0.11um CMOS SAR ADC

port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..

이승훈 14.08.30 13
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