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| 제목 | 강사정보 | 등록일 | |
|---|---|---|---|
| 1 | Verilog 언어를 활용한 FPGA 실습 | 서기범/교수/우송대학교 | 2015.10.29 |
교육자료
| 제목 | 작성자 | 작성일 | 조회 |
|---|
질문/답변
| 제목 | 작성자 | 작성일 | 조회 | |
|---|---|---|---|---|
| 503 |
[전동석] Cadence license 관련 문의드립니다.
port를 기본값 그대로 사용하였습니다. 그런데, client에서 접속하기 위해선 lmgrd port.. |
이주윤 | 17.08.29 | 15 |
| 502 |
[답변] 삼성 65nm 기판정보 export
port하고 싶은데 혹시 방법이 있을까요? |
선혜승 | 17.08.29 | 41 |
| 501 |
[조춘식] 삼성 65nm 기판정보 export
port하고 싶은데 혹시 방법이 있을까요? |
최영석 | 17.08.29 | 15 |
| 500 |
[답변] AMS관련 질문드립니다
port 하여 symbol을 만들고 simulation을 하기 위해 만든 schematic을 ana.. |
조인신 | 17.08.24 | 7 |
| 499 |
[답변] [답변] AMS관련 질문드립니다
port 하여 symbol을 만들고 simulation을 하기 위해 만든 schematic을 ana.. |
신종윤 | 17.08.24 | 4 |
| 498 |
[답변] [답변] [답변] AMS관련 질문드립니다
port 하여 symbol을 만들고 simulation을 하기 위해 만든 schematic을 ana.. |
조인신 | 17.08.24 | 4 |
| 497 |
[답변] [답변] [답변] [답변] AMS관련 질문드립니다
port 하여 symbol을 만들고 simulation을 하기 위해 만든 schematic을 ana.. |
신종윤 | 17.08.24 | 2 |
| 496 |
[답변] [답변] [답변] [답변] [답변] AMS관련 질문드립니다
port 하여 symbol을 만들고 simulation을 하기 위해 만든 schematic을 ana.. |
조인신 | 17.08.24 | 4 |
| 495 |
[답변] [답변] [답변] [답변] [답변] [답변] AMS관련 질문드립니다
port 하여 symbol을 만들고 simulation을 하기 위해 만든 schematic을 ana.. |
신종윤 | 17.08.24 | 4 |
| 494 |
[답변] [답변] [답변] [답변] [답변] [답변] [답변] AMS관련 질문드립니다
port 하여 symbol을 만들고 simulation을 하기 위해 만든 schematic을 ana.. |
조인신 | 17.08.24 | 17 |
| 493 |
AMS관련 질문드립니다
port 하여 symbol을 만들고 simulation을 하기 위해 만든 schematic을 ana.. |
신종윤 | 17.08.24 | 6 |
| 492 |
[답변] Calibre xRC 관련 문의 드립니다.
port 저항을 사용했을 때만 주석 지우면 되고 이외에는 동일해야 합니다.) 그리고, incl.. |
조인신 | 17.08.23 | 14 |
| 491 |
[답변] [답변] Calibre xRC 관련 문의 드립니다.
port 저항을 사용했을 때만 주석 지우면 되고 이외에는 동일해야 합니다.) 그리고, incl.. |
조인환 | 17.08.23 | 12 |
| 490 |
[답변] [답변] [답변] Calibre xRC 관련 문의 드립니다.
port 저항을 사용했을 때만 주석 지우면 되고 이외에는 동일해야 합니다.) 그리고, incl.. |
조인신 | 17.08.24 | 23 |
| 489 |
[답변] post layout primetime 결과 질문
port를 통해 결과를 볼 때 setup 그리고 hold에서 slack이 양수값으로 여유가 있었습니다.. |
김연태 | 17.08.22 | 32 |
| 488 |
post layout primetime 결과 질문
port를 통해 결과를 볼 때 setup 그리고 hold에서 slack이 양수값으로 여유가 있었습니다.. |
황승준 | 17.08.22 | 23 |
| 487 |
[답변] DC,FORMLAITY 결과 질문.
IDEC 선혜승입니다 우선 FORMALITY 는 합성 전후의 결과만 서.. |
선혜승 | 17.08.09 | 52 |
| 486 |
DC,FORMLAITY 결과 질문.
DC 결과 후 SVF FILE을 LOAD 후에 FORMALITY를 확인 했습니다. CLOCKNET은 단순히 어떤 C.. |
황승준 | 17.08.09 | 26 |
| 485 |
[답변] Design_Compiler Clock delay관련 질문드립니다
ports CK] -name clk -period 1562 -waveform {0 781} 이 줄은.. |
김연태 | 17.08.08 | 16 |
| 484 |
[답변] [답변] Design_Compiler Clock delay관련 질문드립니다
ports CK] -name clk -period 1562 -waveform {0 781} 이 줄은.. |
신종윤 | 17.08.08 | 9 |
자료실
| 제목 | 작성자 | 작성일 | 조회 | |
|---|---|---|---|---|
| 1 |
e2l-접적회로-컴퓨터이용설계의 기초
port deadline-12/16 Final examination 키워드 : CAD, algorithm, complexity, optimi.. |
구재희 | 05.01.05 | 735 |
1
기타 게시판
| 구분 | 제목 | 작성자 | 작성일 | 조회 |
|---|---|---|---|---|
| 참여교수 성과 - IP |
LEA-128/192/256
ports three key lengths of 128, 192, and 256 bits. The LEA-128/192/256 IP perform.. |
신경욱 | 15.08.26 | 27 |
| 참여교수 성과 - IP |
LEA-128 Encryption/Decryption
port for encryption and decryption of 128-bit block cipher LEA - Support for key l.. |
신경욱 | 15.08.26 | 19 |
| 참여교수 성과 - IP |
LEA-128 Encryption
ports three key lengths of 128, 192, and 256 bits. The LEA128-Enc IP performs enc.. |
신경욱 | 15.08.26 | 20 |
| 참여교수 성과 - IP |
Census transform based adaptive support weight stereo matching IP
port weight stereo matching IP |
문병인 | 15.08.25 | 38 |
| 공지사항 |
제23회 한국반도체학술대회 Chip Design Contest (CDC) 개최 (2016.02.23..
ported by the IDEC' 문구 삽입 .. |
김하늘 | 15.11.09 | 7158 |
| 공지사항 |
JICAS(Vol1. No.2) 논문 모집 안내
JICAS 논문 모집 안내 반도체설계교육센터(IDEC)을 통해 매년 300여 개의 칩을 통.. |
이의숙 | 15.11.05 | 7387 |
| 참여교수 성과 - IP |
High Efficiency Current-Regulated Charge Pump for LED Driver
portant for a liquid crystal display (LCD) panel to get high quality display with l.. |
김철우 | 14.09.20 | 30 |
| 참여교수 성과 - IP |
6Gbps injection locked CDR
portional to the jitter-tolerance performance. However, the injection strength can .. |
김철우 | 14.09.20 | 20 |
| 공지사항 |
JICAS 논문 모집 안내
JICAS 논문 모집 안내 반도체설계교육센터(IDEC)을 통해 매년 300여 개의 칩을 .. |
전항기 | 14.12.26 | 17588 |
| 참여교수 성과 - IP |
4.5GHz Injection locked all-digital PLL
portional path and integral path to generate high quality clock and make overall lo.. |
김철우 | 14.09.20 | 17 |
| 참여교수 성과 - IP |
Tile-based Rasterizer for 3D graphics
portant, the amount of calculation in rasterization phase which is required to calc.. |
이광엽 | 14.09.18 | 34 |
| 공지사항 |
제22회 한국반도체학술대회 Chip Design Contest(CDC) 개최(2015.02.11(..
ported by the IDEC' 문구 삽입 시상 Award 명수상팀수내역Best Desig.. |
구재희 | 14.10.20 | 26913 |
| 공지사항 |
[채용공고] KAIST IDEC 행정원 채용 공고(신입/경력)
KAIST IDEC 행정원 채용 공고(신입/경력) 반도체설계교육센터(.. |
석은주 | 14.09.16 | 19129 |
| 참여교수 성과 - IP |
AXI protocol converter
port all the operations required by the protocol |
이찬호 | 14.09.02 | 16 |
| 참여교수 성과 - IP |
8x8 AXI Interconnect
port operation with improved efficiency of the communication protocol. It also sup.. |
이찬호 | 14.09.02 | 21 |
| 구인/구직 |
(재)충북테크노파크 2014년 제5차 직원채용 공고
공고번호 : 충북TP-2014 - A7호(재)충북테크노파크 직원채용 공고 지역산업기술의 .. |
전항기 | 15.01.08 | 5697 |
| 참여교수 성과 - IP |
A 12b 10MS/s 0.34mm2 2.0mW 0.11um CMOS SAR ADC
port : 없음(자체 보유한 Silicon Proven Report가 없음) 정보공유 여부 : N |
이승훈 | 14.08.30 | 51 |
| 참여교수 성과 - IP |
A 14b 50MS/s 1.17mm2 146.1mW 0.13um CMOS ADC
port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공.. |
이승훈 | 14.08.30 | 9 |
| 참여교수 성과 - IP |
A 12b 100MS/s 1.34mm2 25.3mW 0.11um CMOS ADC
port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공.. |
이승훈 | 14.08.30 | 16 |
| 참여교수 성과 - IP |
A 12b 10MS/s 0.34mm2 2.4mW 0.11um CMOS SAR ADC
port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공.. |
이승훈 | 14.08.30 | 13 |


