반도체설계교육센터

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	제목	강사정보	등록일
1	Verilog 언어를 활용한 FPGA 실습	서기범/교수/우송대학교	2015.10.29

교육자료

	제목	작성자	작성일	조회

질문/답변

	제목	작성자	작성일	조회
503	[전동석] Cadence license 관련 문의드립니다. port를 기본값 그대로 사용하였습니다. 그런데, client에서 접속하기 위해선 lmgrd port..	이주윤	17.08.29	15
502	[답변] 삼성 65nm 기판정보 export port하고 싶은데 혹시 방법이 있을까요?	선혜승	17.08.29	41
501	[조춘식] 삼성 65nm 기판정보 export port하고 싶은데 혹시 방법이 있을까요?	최영석	17.08.29	15
500	[답변] AMS관련 질문드립니다 port 하여 symbol을 만들고 simulation을 하기 위해 만든 schematic을 ana..	조인신	17.08.24	7
499	[답변] [답변] AMS관련 질문드립니다 port 하여 symbol을 만들고 simulation을 하기 위해 만든 schematic을 ana..	신종윤	17.08.24	4
498	[답변] [답변] [답변] AMS관련 질문드립니다 port 하여 symbol을 만들고 simulation을 하기 위해 만든 schematic을 ana..	조인신	17.08.24	4
497	[답변] [답변] [답변] [답변] AMS관련 질문드립니다 port 하여 symbol을 만들고 simulation을 하기 위해 만든 schematic을 ana..	신종윤	17.08.24	2
496	[답변] [답변] [답변] [답변] [답변] AMS관련 질문드립니다 port 하여 symbol을 만들고 simulation을 하기 위해 만든 schematic을 ana..	조인신	17.08.24	4
495	[답변] [답변] [답변] [답변] [답변] [답변] AMS관련 질문드립니다 port 하여 symbol을 만들고 simulation을 하기 위해 만든 schematic을 ana..	신종윤	17.08.24	4
494	[답변] [답변] [답변] [답변] [답변] [답변] [답변] AMS관련 질문드립니다 port 하여 symbol을 만들고 simulation을 하기 위해 만든 schematic을 ana..	조인신	17.08.24	17
493	AMS관련 질문드립니다 port 하여 symbol을 만들고 simulation을 하기 위해 만든 schematic을 ana..	신종윤	17.08.24	6
492	[답변] Calibre xRC 관련 문의 드립니다. port 저항을 사용했을 때만 주석 지우면 되고 이외에는 동일해야 합니다.) 그리고, incl..	조인신	17.08.23	14
491	[답변] [답변] Calibre xRC 관련 문의 드립니다. port 저항을 사용했을 때만 주석 지우면 되고 이외에는 동일해야 합니다.) 그리고, incl..	조인환	17.08.23	12
490	[답변] [답변] [답변] Calibre xRC 관련 문의 드립니다. port 저항을 사용했을 때만 주석 지우면 되고 이외에는 동일해야 합니다.) 그리고, incl..	조인신	17.08.24	23
489	[답변] post layout primetime 결과 질문 port를 통해 결과를 볼 때 setup 그리고 hold에서 slack이 양수값으로 여유가 있었습니다..	김연태	17.08.22	32
488	post layout primetime 결과 질문 port를 통해 결과를 볼 때 setup 그리고 hold에서 slack이 양수값으로 여유가 있었습니다..	황승준	17.08.22	23
487	[답변] DC,FORMLAITY 결과 질문. IDEC 선혜승입니다 우선 FORMALITY 는 합성 전후의 결과만 서..	선혜승	17.08.09	52
486	DC,FORMLAITY 결과 질문. DC 결과 후 SVF FILE을 LOAD 후에 FORMALITY를 확인 했습니다. CLOCKNET은 단순히 어떤 C..	황승준	17.08.09	26
485	[답변] Design_Compiler Clock delay관련 질문드립니다 ports CK] -name clk -period 1562 -waveform {0 781} 이 줄은..	김연태	17.08.08	16
484	[답변] [답변] Design_Compiler Clock delay관련 질문드립니다 ports CK] -name clk -period 1562 -waveform {0 781} 이 줄은..	신종윤	17.08.08	9

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	제목	작성자	작성일	조회
1	e2l-접적회로-컴퓨터이용설계의 기초 port deadline-12/16 Final examination 키워드 : CAD, algorithm, complexity, optimi..	구재희	05.01.05	735

기타 게시판

구분	제목	작성자	작성일	조회
참여교수 성과 - IP	A high efficiency PWM DC-DC buck converter with 2.7V to 4.2V supply .. port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..	이승훈	14.08.30	25
참여교수 성과 - IP	A 10b 10MS/s 0.26mm2 2.3mW 0.11um CMOS SAR ADC port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..	이승훈	14.08.30	15
참여교수 성과 - IP	A 18W Stereo Class-D Audio Output Power Stage for a DTV Application port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..	이승훈	14.08.30	13
참여교수 성과 - IP	A 14b 100MS/s 1.20mm2 78.4mW 0.13um CMOS ADC port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..	이승훈	14.08.30	18
참여교수 성과 - IP	A 12b 100MS/s 0.43mm2 29.8mW 45nm CMOS ADC port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..	이승훈	14.08.30	14
참여교수 성과 - IP	A 10b 50MS/s 0.23mm2 17.5mW 90nm CMOS ADC port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..	이승훈	14.08.30	15
참여교수 성과 - IP	A 11b 150MS/s 2.42mm2 46.8mW 0.13um CMOS Pipelined SAR ADC port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..	이승훈	14.08.30	13
참여교수 성과 - IP	A 10b 150MS/s 0.40mm2 47.3mW 45nm CMOS A/D Converter port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..	이승훈	14.08.30	25
구인/구직	소프트웨어정책연구소 연구원 초빙 공고 소프트웨어 중심 사회를 선도할 국책연구소로 출범하는소프트웨어정책연구소에서는 SW정..	전항기	14.01.13	3542

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