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  제목 강사정보 등록일
1 Verilog 언어를 활용한 FPGA 실습 서기범/교수/우송대학교 2015.10.29
교육자료
  제목 작성자 작성일 조회
질문/답변
  제목 작성자 작성일 조회
503 [전동석] Cadence license 관련 문의드립니다.

port를 기본값 그대로 사용하였습니다. 그런데, client에서 접속하기 위해선 lmgrd port..

이주윤 17.08.29 15
502 [답변] 삼성 65nm 기판정보 export

port하고 싶은데 혹시 방법이 있을까요?

선혜승 17.08.29 41
501 [조춘식] 삼성 65nm 기판정보 export

port하고 싶은데 혹시 방법이 있을까요?

최영석 17.08.29 15
500 [답변] AMS관련 질문드립니다

port 하여 symbol을 만들고   simulation을 하기 위해 만든 schematic을 ana..

조인신 17.08.24 7
499 [답변] [답변] AMS관련 질문드립니다

port 하여 symbol을 만들고   simulation을 하기 위해 만든 schematic을 ana..

신종윤 17.08.24 4
498 [답변] [답변] [답변] AMS관련 질문드립니다

port 하여 symbol을 만들고   simulation을 하기 위해 만든 schematic을 ana..

조인신 17.08.24 4
497 [답변] [답변] [답변] [답변] AMS관련 질문드립니다

port 하여 symbol을 만들고   simulation을 하기 위해 만든 schematic을 ana..

신종윤 17.08.24 2
496 [답변] [답변] [답변] [답변] [답변] AMS관련 질문드립니다

port 하여 symbol을 만들고   simulation을 하기 위해 만든 schematic을 ana..

조인신 17.08.24 4
495 [답변] [답변] [답변] [답변] [답변] [답변] AMS관련 질문드립니다

port 하여 symbol을 만들고   simulation을 하기 위해 만든 schematic을 ana..

신종윤 17.08.24 4
494 [답변] [답변] [답변] [답변] [답변] [답변] [답변] AMS관련 질문드립니다

port 하여 symbol을 만들고   simulation을 하기 위해 만든 schematic을 ana..

조인신 17.08.24 17
493 AMS관련 질문드립니다

port 하여 symbol을 만들고   simulation을 하기 위해 만든 schematic을 ana..

신종윤 17.08.24 6
492 [답변] Calibre xRC 관련 문의 드립니다.

port 저항을 사용했을 때만 주석 지우면 되고 이외에는 동일해야 합니다.) 그리고, incl..

조인신 17.08.23 14
491 [답변] [답변] Calibre xRC 관련 문의 드립니다.

port 저항을 사용했을 때만 주석 지우면 되고 이외에는 동일해야 합니다.) 그리고, incl..

조인환 17.08.23 12
490 [답변] [답변] [답변] Calibre xRC 관련 문의 드립니다.

port 저항을 사용했을 때만 주석 지우면 되고 이외에는 동일해야 합니다.) 그리고, incl..

조인신 17.08.24 23
489 [답변] post layout primetime 결과 질문

port를 통해 결과를 볼 때 setup 그리고 hold에서 slack이 양수값으로 여유가 있었습니다..

김연태 17.08.22 32
488 post layout primetime 결과 질문

port를 통해 결과를 볼 때 setup 그리고 hold에서 slack이 양수값으로 여유가 있었습니다..

황승준 17.08.22 23
487 [답변] DC,FORMLAITY 결과 질문.

    IDEC 선혜승입니다   우선 FORMALITY 는 합성 전후의 결과만 서..

선혜승 17.08.09 52
486 DC,FORMLAITY 결과 질문.

DC 결과 후 SVF FILE을 LOAD 후에 FORMALITY를 확인 했습니다. CLOCKNET은 단순히 어떤 C..

황승준 17.08.09 26
485 [답변] Design_Compiler Clock delay관련 질문드립니다

ports CK]  -name clk  -period 1562  -waveform {0 781}  이 줄은..

김연태 17.08.08 16
484 [답변] [답변] Design_Compiler Clock delay관련 질문드립니다

ports CK]  -name clk  -period 1562  -waveform {0 781}  이 줄은..

신종윤 17.08.08 9
자료실
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1 e2l-접적회로-컴퓨터이용설계의 기초

port deadline-12/16 Final examination 키워드 : CAD, algorithm, complexity, optimi..

구재희 05.01.05 735
1
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구분 제목 작성자 작성일 조회
참여교수 성과 - 논문 Ambipolar charge transport of diketopyrrolepyrrole-silole-based copo..

강명곤 18.11.06 12
참여교수 성과 - 논문 Implementation of controlled quantum teleportation with an arbitrato..

홍종필 18.10.24 6
참여교수 성과 - 논문 An X-Band Doppler Motion Sensor With a Two-ports Oscillator

김영기 18.10.20 10
참여교수 성과 - 논문 A 10 Gbps D-PHY Transmitter Bridge Chip for FPGA-based Frame Generat..

장영찬 17.11.02 3
참여교수 성과 - 논문 A CMOS sinusoidal signal generator based on mixed-time processing fo..

유형준 17.11.02 6
참여교수 성과 - 논문 Typed Architectures: Architectural Support for Lightweight Scripting

이재욱 17.11.02 4
참여교수 성과 - 논문 Architectural Supports to Protect OS Kernels from Code-Injection Att..

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신경욱 17.10.24 8
참여교수 성과 - 논문 An Efficient Implementation of ARIA and AES Block Cipher Algorithms ..

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최준림 16.10.21 2
참여교수 성과 - 논문 A characterization method for projected capacitive touch screen pane..

전정훈 16.10.19 7
참여교수 성과 - 논문 Investigations on the Optimal Support Vector Machine Classifiers for..

김재하 16.10.18 6
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신현철 16.10.12 13
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