반도체설계교육센터

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	제목	강사정보	등록일
1	Verilog 언어를 활용한 FPGA 실습	서기범/교수/우송대학교	2015.10.29

교육자료

	제목	작성자	작성일	조회

질문/답변

	제목	작성자	작성일	조회
483	[답변] [답변] [답변] Design_Compiler Clock delay관련 질문드립니다 ports CK] -name clk -period 1562 -waveform {0 781} 이 줄은..	선혜승	17.08.08	13
482	[답변] [답변] [답변] [답변] Design_Compiler Clock delay관련 질문드립니다 ports CK] -name clk -period 1562 -waveform {0 781} 이 줄은..	신종윤	17.08.08	11
481	[답변] [답변] [답변] [답변] [답변] Design_Compiler Clock delay관련 질문드립니다 ports CK] -name clk -period 1562 -waveform {0 781} 이 줄은..	선혜승	17.08.08	18
480	[답변] [답변] [답변] [답변] [답변] [답변] Design_Compiler Clock delay관련 질문.. ports CK] -name clk -period 1562 -waveform {0 781} 이 줄은..	신종윤	17.08.08	6
479	[답변] [답변] [답변] [답변] [답변] [답변] [답변] Design_Compiler Clock delay관.. ports CK] -name clk -period 1562 -waveform {0 781} 이 줄은..	선혜승	17.08.08	42
478	Design_Compiler Clock delay관련 질문드립니다 ports CK] -name clk -period 1562 -waveform {0 781} 이 줄은..	신종윤	17.08.08	13
477	[답변] Cadence license 관련 문의드립니다. port this feature. Run 'lic_error LMF-02018' for more information. WARNING (ADE-5..	조인신	17.07.31	33
476	[이상국] Cadence license 관련 문의드립니다. port this feature. Run 'lic_error LMF-02018' for more information. WARNING (ADE-5..	노영석	17.07.28	21
475	[답변] Cadence OA_HOME 문제 ported by cdsGetOABinPath.virtuoso: INFO: Note that OpenAccess (OA) requires runnin..	조인신	17.07.31	53
474	[답변] Cadence OA_HOME 문제 ported by cdsGetOABinPath.virtuoso: INFO: Note that OpenAccess (OA) requires runnin..	선혜승	17.07.28	33
473	[답변] [답변] Cadence OA_HOME 문제 ported by cdsGetOABinPath.virtuoso: INFO: Note that OpenAccess (OA) requires runnin..	김민형	17.07.28	29
472	[답변] [답변] [답변] Cadence OA_HOME 문제 ported by cdsGetOABinPath.virtuoso: INFO: Note that OpenAccess (OA) requires runnin..	선혜승	17.07.28	81
471	Cadence OA_HOME 문제 ported by cdsGetOABinPath.virtuoso: INFO: Note that OpenAccess (OA) requires runnin..	김민형	17.07.27	55
470	[답변] [답변] tcad 실행관련 문의 port number가 맞는지 불확실합니다. sentaurus인데 고정값인가요? 그리고 두번째 줄에..	오정석	17.07.24	13
469	[답변] [답변] [답변] tcad 실행관련 문의 port number가 맞는지 불확실합니다. sentaurus인데 고정값인가요? 그리고 두번째 줄에..	조인신	17.07.25	11
468	[답변] cadence verilog 문의드립니다. port는 되지 않는 상황입니다. 즉, 지난번에 말씀해주셨던 문법 오류가 원인이 아닌 것 ..	선혜승	17.07.21	21
467	[최우영] cadence verilog 문의드립니다. port는 되지 않는 상황입니다. 즉, 지난번에 말씀해주셨던 문법 오류가 원인이 아닌 것 ..	윤지영	17.07.21	20
466	[답변] DB 점검 결과 재문의드립니다. port, results, summary)만 들어 있습니다. 문제가 있는지 궁금합니다. 미리 감사드립..	김연태	17.07.20	9
465	[답변] [답변] DB 점검 결과 재문의드립니다. port, results, summary)만 들어 있습니다. 문제가 있는지 궁금합니다. 미리 감사드립..	김치연	17.07.20	14
464	[답변] [답변] [답변] DB 점검 결과 재문의드립니다. port, results, summary)만 들어 있습니다. 문제가 있는지 궁금합니다. 미리 감사드립..	조인신	17.07.21	25

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	제목	작성자	작성일	조회
1	e2l-접적회로-컴퓨터이용설계의 기초 port deadline-12/16 Final examination 키워드 : CAD, algorithm, complexity, optimi..	구재희	05.01.05	735

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