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  제목 강사정보 등록일
1 Verilog 언어를 활용한 FPGA 실습 서기범/교수/우송대학교 2015.10.29
교육자료
  제목 작성자 작성일 조회
질문/답변
  제목 작성자 작성일 조회
323 [답변] [답변] [답변] [답변] [답변] [답변] [답변] [답변] [답변] [답변] [답변] [..

port TCADHOME/=tools/synopsys_2016/L_2016.03 export LM_LICENSE_FILE=27020@168.188...

조인신 16.12.09 6
322 [답변] [답변] [답변] [답변] [답변] [답변] [답변] [답변] [답변] [답변] [답변] [..

port TCADHOME/=tools/synopsys_2016/L_2016.03 export LM_LICENSE_FILE=27020@168.188...

오동준 16.12.09 5
321 [답변] [답변] [답변] [답변] [답변] [답변] [답변] [답변] [답변] [답변] [답변] [..

port TCADHOME/=tools/synopsys_2016/L_2016.03 export LM_LICENSE_FILE=27020@168.188...

조인신 16.12.12 9
320 [답변] [답변] [답변] [답변] [답변] [답변] [답변] [답변] [답변] [답변] [답변] [..

port TCADHOME/=tools/synopsys_2016/L_2016.03 export LM_LICENSE_FILE=27020@168.188...

오동준 16.12.13 27
319 [답변] LVS관련 문의입니다.

port 를 보면 schematic 과 layout 에 있는 PCH_TN 들의 Gate 와 Body 에 연결이 다르다..

조인신 16.11.30 27
318 [답변] [답변] Calibre PEX 관련 문의

말씀해주신대로 PIN name을 모두 대문자로 바꾸서 돌려봤지만 같은 에러가 뜨고 있..

이동기 16.11.30 51
317 [답변] [답변] [답변] Calibre PEX 관련 문의

해당 warning 은 한 net 에 두개의 naming 이 되어 있어 발생하는 ..

조인신 16.11.30 26
316 [답변] [답변] [답변] [답변] Calibre PEX 관련 문의

net에 두 개의 naming이 됬다는 거는 schematic이랑 layout 둘 다에 해당되는 거죠? 아..

이동기 16.11.30 24
315 [답변] [답변] [답변] [답변] [답변] Calibre PEX 관련 문의

환경 설정 파일에 아래의 내용을 작성 한 후 사용하면 됩니다.  setenv OA_PL..

조인신 16.11.30 113
314 [전동석] Samsung 65n 공정 질문입니다.

port를 인식 못합니다. 각 metal의 pin layer를 사용해 label을 하였는데, 혹 제가 잘못..

신광현 16.11.28 10
313 [답변] Samsung 65n 공정 질문입니다.

port 인식을 위한 layer 가 잘 못 됐습니다.     purpose 가 pin ..

조인신 16.11.28 96
312 magna180공정으로 그린 layout을 PEX를 하는중에 질문드립니다.

port와 output port만 있는 심볼로 대체를 하여 아날로그회로와 디지털회로의 전체 넷리..

임일영 16.11.25 20
311 [답변] magna180공정으로 그린 layout을 PEX를 하는중에 질문드립니다.

port와 output port만 있는 심볼로 대체를 하여 아날로그회로와 디지털회로의 전체 넷리..

김연태 16.11.25 33
310 350n 공정 LVS 에러 질문드립니다.

port에서 dvice 파일 물린 후   LVS 실행하여 rule 탭에서 rule파일과 결과파일 ..

이재성 16.11.07 13
309 [답변] 350n 공정 LVS 에러 질문드립니다.

port에서 dvice 파일 물린 후   LVS 실행하여 rule 탭에서 rule파일과 결과파일 ..

조인신 16.11.08 19
308 [정의영] Coware GPU IP 사용에 관하여..

port를 해서 사용해야 하는 것인지 문의 드립니다. 감사합니다. 김병진 드림  

김병진 16.11.07 7
307 [답변] Coware GPU IP 사용에 관하여..

port를 해서 사용해야 하는 것인지 문의 드립니다. 감사합니다. 김병진 드림  

선혜승 16.11.08 4
306 [답변] [답변] Coware GPU IP 사용에 관하여..

port를 해서 사용해야 하는 것인지 문의 드립니다. 감사합니다. 김병진 드림  

김병진 16.11.08 5
305 [답변] [답변] [답변] Coware GPU IP 사용에 관하여..

port를 해서 사용해야 하는 것인지 문의 드립니다. 감사합니다. 김병진 드림  

선혜승 16.11.08 10
304 [답변] [답변] Openaccess(speed 문제)

port 55576, host soclinux.yonsei.ac.kr. ". Specify a different library definitions ..

임현열 16.11.08 6
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1 e2l-접적회로-컴퓨터이용설계의 기초

port deadline-12/16 Final examination 키워드 : CAD, algorithm, complexity, optimi..

구재희 05.01.05 735
1
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구분 제목 작성자 작성일 조회
참여교수 성과 - IP LEA-128/192/256

ports three key lengths of 128, 192, and 256 bits. The LEA-128/192/256 IP perform..

신경욱 15.08.26 27
참여교수 성과 - IP LEA-128 Encryption/Decryption

port for encryption and decryption of 128-bit block cipher LEA - Support for key l..

신경욱 15.08.26 19
참여교수 성과 - IP LEA-128 Encryption

ports three key lengths of 128, 192, and 256 bits. The LEA128-Enc IP performs enc..

신경욱 15.08.26 20
참여교수 성과 - IP Census transform based adaptive support weight stereo matching IP

port weight stereo matching IP

문병인 15.08.25 38
공지사항 제23회 한국반도체학술대회 Chip Design Contest (CDC) 개최 (2016.02.23..

ported by the IDEC' 문구 삽입 ..

김하늘 15.11.09 7158
공지사항 JICAS(Vol1. No.2) 논문 모집 안내

JICAS 논문 모집 안내  반도체설계교육센터(IDEC)을 통해 매년 300여 개의 칩을 통..

이의숙 15.11.05 7387
참여교수 성과 - IP High Efficiency Current-Regulated Charge Pump for LED Driver

portant for a liquid crystal display (LCD) panel to get high quality display with l..

김철우 14.09.20 30
참여교수 성과 - IP 6Gbps injection locked CDR

portional to the jitter-tolerance performance. However, the injection strength can ..

김철우 14.09.20 20
공지사항 JICAS 논문 모집 안내

JICAS 논문 모집 안내   반도체설계교육센터(IDEC)을 통해 매년 300여 개의 칩을 ..

전항기 14.12.26 17588
참여교수 성과 - IP 4.5GHz Injection locked all-digital PLL

portional path and integral path to generate high quality clock and make overall lo..

김철우 14.09.20 17
참여교수 성과 - IP Tile-based Rasterizer for 3D graphics

portant, the amount of calculation in rasterization phase which is required to calc..

이광엽 14.09.18 34
공지사항 제22회 한국반도체학술대회 Chip Design Contest(CDC) 개최(2015.02.11(..

ported by the IDEC' 문구 삽입 시상 Award 명수상팀수내역Best Desig..

구재희 14.10.20 26913
공지사항 [채용공고] KAIST IDEC 행정원 채용 공고(신입/경력)

 KAIST IDEC 행정원 채용 공고(신입/경력)   반도체설계교육센터(..

석은주 14.09.16 19129
참여교수 성과 - IP AXI protocol converter

port all the operations required by the protocol

이찬호 14.09.02 16
참여교수 성과 - IP 8x8 AXI Interconnect

port operation with improved efficiency of the communication protocol. It also sup..

이찬호 14.09.02 21
구인/구직 (재)충북테크노파크 2014년 제5차 직원채용 공고

공고번호 : 충북TP-2014 - A7호(재)충북테크노파크 직원채용 공고 지역산업기술의 ..

전항기 15.01.08 5697
참여교수 성과 - IP A 12b 10MS/s 0.34mm2 2.0mW 0.11um CMOS SAR ADC

port : 없음(자체 보유한 Silicon Proven Report가 없음) 정보공유 여부 : N

이승훈 14.08.30 51
참여교수 성과 - IP A 14b 50MS/s 1.17mm2 146.1mW 0.13um CMOS ADC

port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..

이승훈 14.08.30 9
참여교수 성과 - IP A 12b 100MS/s 1.34mm2 25.3mW 0.11um CMOS ADC

port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..

이승훈 14.08.30 16
참여교수 성과 - IP A 12b 10MS/s 0.34mm2 2.4mW 0.11um CMOS SAR ADC

port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..

이승훈 14.08.30 13
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