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  제목 강사정보 등록일
1 Verilog 언어를 활용한 FPGA 실습 서기범/교수/우송대학교 2015.10.29
교육자료
  제목 작성자 작성일 조회
질문/답변
  제목 작성자 작성일 조회
243 [답변] [답변] 삼성 공정 관련 문의

port_lib를 통하여 대략적인 delay를 볼 수 있었지만, 저희가 가지고 있는 PDK에는 high ..

민경일 16.08.09 9
242 [답변] [답변] [답변] sentaurus의 license path 관련 질문입니다.

port TCADHOME=/Sentaurus설치한폴더경로및폴더명 export LM_LICENSE_FILE=portnum@라이..

조인신 16.08.03 2
241 [답변] [답변] [답변] [답변] sentaurus의 license path 관련 질문입니다.

port TCADHOME=/Sentaurus설치한폴더경로및폴더명 export LM_LICENSE_FILE=portnum@라이..

정재원 16.08.03 13
240 [제민규] Cadence license 관련 문의 드립니다.

port 충돌이 나서 2가지 license 파일을 사용할 수가 없습니다.   이런 경우, 업..

장두진 16.08.02 12
239 [답변] Cadence license 관련 문의 드립니다.

port 충돌이 나서 2가지 license 파일을 사용할 수가 없습니다.   이런 경우, 업..

석은주 16.08.02 8
238 [답변] 시놉시스 설치관련 문의드립니다.

port num 과 환경 설정 파일에 명시된 port num 이 다름 4. 라이선스 서버와의 통..

조인신 16.08.01 5
237 [답변] [답변] 시놉시스 설치관련 문의드립니다.

port num 과 환경 설정 파일에 명시된 port num 이 같게 한것같은데도 문제가 생기..

김주현 16.08.01 1
236 [답변] [답변] [답변] 시놉시스 설치관련 문의드립니다.

port num 이 되어 있고, 환경 설정 파일에는 27000번으로 port num 이 되어 있습니..

조인신 16.08.01 4
235 라이센스 관련 질문합니다.

port numer in the license 라고 나오는데 어떻게 해야 될지 모르겠습 니다.  

김주현 16.07.28 9
234 [답변] 라이센스 관련 질문합니다.

port numer in the license 라고 나오는데 어떻게 해야 될지 모르겠습 니다.  

선혜승 16.07.28 10
233 [답변] opppcres_rf연결관련

port 이나 layout 은 2 port 인 것은 sub 단자가 layout 에는 포함되어 있지 않기 때문..

조인신 16.07.28 28
232 [답변] [답변] opppcres_rf연결관련

port 이나 layout 은 2 port 인 것은 sub 단자가 layout 에는 포함되어 있지 않기 때문..

김보라 16.07.28 13
231 [답변] [답변] [답변] opppcres_rf연결관련

port 이나 layout 은 2 port 인 것은 sub 단자가 layout 에는 포함되어 있지 않기 때문..

조인신 16.07.28 20
230 [답변] [답변] [답변] [답변] opppcres_rf연결관련

port 이나 layout 은 2 port 인 것은 sub 단자가 layout 에는 포함되어 있지 않기 때문..

김보라 16.07.28 51
229 018 공정 램과 롬 면적에 대해 질문입니다

port ram과 rom의 면적차이가 눈대중으로도 5~6배가 되어 보입니다.   본래 ram ..

권오성 16.07.20 12
228 [답변] 018 공정 램과 롬 면적에 대해 질문입니다

port ram과 rom의 면적차이가 눈대중으로도 5~6배가 되어 보입니다.   본래 ram ..

김연태 16.07.20 13
227 [유창식] .cdsinit 파일 설정 관련 문의 드립니다.

port_stream_dlg nilhiiSetCurrentForm('CalibreLayoutExportForm)CalibreLayoutExportFo..

정동혁 16.07.19 20
226 [답변] .cdsinit 파일 설정 관련 문의 드립니다.

port_stream_dlg nilhiiSetCurrentForm('CalibreLayoutExportForm)CalibreLayoutExportFo..

조인신 16.07.19 38
225 [이승은] 180 공정 ROM 관련 질문 있습니다.

port를 사용하던데, RAM에 DUAL port RAM 이 있는것처럼 ROM에는 DUAL port ROM이 없나..

권오성 16.07.13 9
224 [답변] 180 공정 ROM 관련 질문 있습니다.

port 입니다. Dual port ROM 은 지원하지 않습니다.    [권오성 ]님의..

조인신 16.07.14 8
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  제목 작성자 작성일 조회
1 e2l-접적회로-컴퓨터이용설계의 기초

port deadline-12/16 Final examination 키워드 : CAD, algorithm, complexity, optimi..

구재희 05.01.05 735
1
기타 게시판
구분 제목 작성자 작성일 조회
참여교수 성과 - IP LEA-128/192/256

ports three key lengths of 128, 192, and 256 bits. The LEA-128/192/256 IP perform..

신경욱 15.08.26 27
참여교수 성과 - IP LEA-128 Encryption/Decryption

port for encryption and decryption of 128-bit block cipher LEA - Support for key l..

신경욱 15.08.26 19
참여교수 성과 - IP LEA-128 Encryption

ports three key lengths of 128, 192, and 256 bits. The LEA128-Enc IP performs enc..

신경욱 15.08.26 20
참여교수 성과 - IP Census transform based adaptive support weight stereo matching IP

port weight stereo matching IP

문병인 15.08.25 38
공지사항 제23회 한국반도체학술대회 Chip Design Contest (CDC) 개최 (2016.02.23..

ported by the IDEC' 문구 삽입 ..

김하늘 15.11.09 7158
공지사항 JICAS(Vol1. No.2) 논문 모집 안내

JICAS 논문 모집 안내  반도체설계교육센터(IDEC)을 통해 매년 300여 개의 칩을 통..

이의숙 15.11.05 7387
참여교수 성과 - IP High Efficiency Current-Regulated Charge Pump for LED Driver

portant for a liquid crystal display (LCD) panel to get high quality display with l..

김철우 14.09.20 30
참여교수 성과 - IP 6Gbps injection locked CDR

portional to the jitter-tolerance performance. However, the injection strength can ..

김철우 14.09.20 20
공지사항 JICAS 논문 모집 안내

JICAS 논문 모집 안내   반도체설계교육센터(IDEC)을 통해 매년 300여 개의 칩을 ..

전항기 14.12.26 17588
참여교수 성과 - IP 4.5GHz Injection locked all-digital PLL

portional path and integral path to generate high quality clock and make overall lo..

김철우 14.09.20 17
참여교수 성과 - IP Tile-based Rasterizer for 3D graphics

portant, the amount of calculation in rasterization phase which is required to calc..

이광엽 14.09.18 34
공지사항 제22회 한국반도체학술대회 Chip Design Contest(CDC) 개최(2015.02.11(..

ported by the IDEC' 문구 삽입 시상 Award 명수상팀수내역Best Desig..

구재희 14.10.20 26913
공지사항 [채용공고] KAIST IDEC 행정원 채용 공고(신입/경력)

 KAIST IDEC 행정원 채용 공고(신입/경력)   반도체설계교육센터(..

석은주 14.09.16 19129
참여교수 성과 - IP AXI protocol converter

port all the operations required by the protocol

이찬호 14.09.02 16
참여교수 성과 - IP 8x8 AXI Interconnect

port operation with improved efficiency of the communication protocol. It also sup..

이찬호 14.09.02 21
구인/구직 (재)충북테크노파크 2014년 제5차 직원채용 공고

공고번호 : 충북TP-2014 - A7호(재)충북테크노파크 직원채용 공고 지역산업기술의 ..

전항기 15.01.08 5697
참여교수 성과 - IP A 12b 10MS/s 0.34mm2 2.0mW 0.11um CMOS SAR ADC

port : 없음(자체 보유한 Silicon Proven Report가 없음) 정보공유 여부 : N

이승훈 14.08.30 51
참여교수 성과 - IP A 14b 50MS/s 1.17mm2 146.1mW 0.13um CMOS ADC

port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..

이승훈 14.08.30 9
참여교수 성과 - IP A 12b 100MS/s 1.34mm2 25.3mW 0.11um CMOS ADC

port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..

이승훈 14.08.30 16
참여교수 성과 - IP A 12b 10MS/s 0.34mm2 2.4mW 0.11um CMOS SAR ADC

port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..

이승훈 14.08.30 13
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