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  제목 강사정보 등록일
1 Verilog 언어를 활용한 FPGA 실습 서기범/교수/우송대학교 2015.10.29
교육자료
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질문/답변
  제목 작성자 작성일 조회
203 [답변] [답변] [답변] [답변] [답변] [답변] [답변] [답변] [답변] [답변] [답변] ..

port 가 명시되어야 합니다. 그것이 아래 내용입니다. setenv LM_LICENSE_FILE 27000@..

조인신 16.07.13 1
202 [답변] [답변] [답변] [답변] [답변] [답변] [답변] [답변] [답변] [답변] [답변] [..

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김덕기 16.07.13 3
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조인신 16.07.13 4
200 [답변] [답변] [답변] [답변] [답변] [답변] [답변] [답변] [답변] [답변] [답변] [..

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김덕기 16.07.14 5
199 [답변] [답변] [답변] [답변] [답변] [답변] [답변] [답변] [답변] [답변] [답변] [..

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조인신 16.07.15 7
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김덕기 16.07.15 5
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조인신 16.07.15 2
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김덕기 16.07.15 3
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조인신 16.07.14 6
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김덕기 16.07.14 22
193 [답변] mentor license 관련 질문드립니다.

port 와 IP 를 적어주신 후 mentor tool 을 사용하시기 바랍니다.    ..

조인신 16.07.04 15
192 [답변] mentor license 관련 질문드립니다.

port_num@IP_num:port_num@IP_num 로 정의해주면 됩니다.   2. mentor 라이선스 ..

조인신 16.07.01 16
191 [김수환] Finesim 사용관련

port@host or /dirs/licence.dat# Comment out this line to skip license setup#-------..

김현종 16.06.24 24
190 [답변] Finesim 사용관련

port@host set path = ($path $FINESIM_HOME/bin) 이렇게만 작성하면 됩니다.   ..

조인신 16.06.24 44
189 [류승탁] [magna/SK hynix 018um]PEX 관련

port들이 뽑히지 않는 현상이 있습니다. 특징으로는 해당 node들이 적게는 435um 에서 ..

진동환 16.06.21 16
188 [답변] [magna/SK hynix 018um]PEX 관련

port 가 뽑히는 것과 무관합니다. port 명이 schematic 과 layout 에서 모두 소문..

조인신 16.06.21 28
187 [답변] Window 10에서 HSPICE 사용법

port_num@라이선스데몬구동서버IP 만 해주면 됩니다.   그리고, 라이선스 ..

조인신 16.06.14 27
186 [김정석] Package DRC에러

port-Stream 에서 아이덱에서 제공해준 gds파일을 불러와서 apply(사진1)   새로..

윤정대 16.06.03 21
185 [답변] Package DRC에러

port  setup 에서 layer map file 부분에 HL35S.layerMap 파일의 경로와 파일명을 ..

조인신 16.06.03 39
184 [남상욱] cadence 의 library manager 실행 시 오류

port thumbnail MPS services Loading geView.cxt Loading menuBuilder.cxt Loading s..

구종섭 16.06.02 45
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  제목 작성자 작성일 조회
1 e2l-접적회로-컴퓨터이용설계의 기초

port deadline-12/16 Final examination 키워드 : CAD, algorithm, complexity, optimi..

구재희 05.01.05 735
1
기타 게시판
구분 제목 작성자 작성일 조회
참여교수 성과 - 특허 Disparity Computation Method Through Stereo Matching Based on Census..

port Weight and System Thereof

문병인 15.08.25 3
참여교수 성과 - 논문 A Flexible Programmable Memory BIST for Embedded Single-port Memory ..

강성호 14.09.16 16
참여교수 성과 - 논문 Multi-stage FIR filter design for portable digital spectrum analyzers

이성주 14.09.15 5
참여교수 성과 - IP Public-key Crypto-core IP for ECC and RSA

ports the 224-bit ECC over GF(p) and the 2,048-bit RSA defined by NIST Std. FIPS PU..

신경욱 18.10.29 33
참여교수 성과 - IP ARIA-GCM Authenticated Encryption Core IP

ports five modes of operation of ARIA including ECB, CBC, OFB, CTR and CFB, and sup..

신경욱 18.10.29 23
참여교수 성과 - IP AES-GCM Authenticated Encryption Core IP

ports CTR mode of operation of AES and two key sizes of 128-bit and 256-bit for enc..

신경욱 18.10.29 28
공지사항 2018 XUP(Xilinx University Program) Professor Workshop Invitation

port/university/workshops/korea-registration-form.html     &nb..

석은주 18.10.19 47880
참여교수 성과 - IP ECC-P224 core

port 224-bit elliptic curve over prime field defined by NIST - Support for private..

신경욱 17.10.24 82
참여교수 성과 - IP ECC-B233 core

port 233-bit elliptic curve over binary field defined by NIST - Support for privat..

신경욱 17.10.24 60
공지사항 ISOCC 2018 call for paper

portant Dates : □ Submission of Special Session and Tutorial Proposals: June 22, 2..

김하늘 18.06.29 40191
개설 희망 강좌 신청 low drop-out regulator 설계 관련 강의가 열렸으면 좋겠습니다.

portable device의 사용이 늘어나며 저전력 SoC의 경향에 따라 PMIC의 높은 성능이 요구..

김필수 18.09.22 6662
공지사항 [한국반도체학술대회] '제 2회 강대원상'의 주인공을 찾습니다! (신청 마..

『제 25회 한국반도체학술대회』 The 25th Korean Conference on Semiconductors 2018..

김하늘 17.12.22 28519
참여교수 성과 - IP Tiny AES-128 Crypto-core

ports three different key sizes; 128, 192, 256 bits.The Tiny AES-128 crypto-core su..

신경욱 16.09.29 15
참여교수 성과 - IP Anti-harmonic Fractional-ratio Frequency Multiplying Delay-Locked Loop

ports DLL mode for de-skewing. Feature - Process : 65 nm - Supply : 1.0 V - F..

김종선 15.09.05 107
참여교수 성과 - IP Multi-phase Fractional-ratio Frequency Multiplying Delay-Locked Loop

ports DLL mode for de-skewing. Feature - Process : 65 nm - Supply : 1.0 V -..

김종선 15.09.05 5
참여교수 성과 - IP All-digital Fractional-ratio Frequency Multiplying Delay-Locked Loop

portability. Implemented in a 65nm 1.0-V CMOS process, the proposed clock generato..

김종선 15.09.05 11
참여교수 성과 - IP Displayport v1.2a Receiver PHY

Displayport v1.2a Receiver PHY

김철우 15.09.03 20
참여교수 성과 - 논문 시그마 델타 변조를 이용한 HDMI 표준의 Display port 오디오 타임스탬프..

강진구 14.09.03 15
참여교수 성과 - 특허 Antenna device for a portable terminal

적층기판 환경에서 구성한 소형 LC loaded 안테나

김문일 14.09.15 3
참여교수 성과 - IP LPDDR Memory Controller

port 100MHz speed grades of LPDDR devices. It is designed using Verilog-HDL and ver..

이찬호 15.08.27 18
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