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  제목 강사정보 등록일
1 Verilog 언어를 활용한 FPGA 실습 서기범/교수/우송대학교 2015.10.29
교육자료
  제목 작성자 작성일 조회
질문/답변
  제목 작성자 작성일 조회
3703 [답변] SS28-2501 SYN_topo

port 파일이 생겼을 건데요    link에 대한 report 파일의 내용을 보시고&nb..

선혜승 25.06.13 51
3702 [SF28-2501] port adapter loadpull 관련

port adapter를 이용해서 loadpull시뮬레이션을 진행하려는데 첨부된 사진과 같이 hb 시..

나정훈 25.06.05 21
3701 [답변] [SF28-2501] port adapter loadpull 관련

portadapter-and-the-inherent-loadpull-option-within-hb-analysis-setup-form   ..

조인신 25.06.05 27
3700 Primepower RTL 사용법에 대해 문의드립니다.

--EDA Tool정보-- EDA Tool 명(SCL/LCU/MGLS 포함) : Primepower RTL EDA Tool 버전(SC..

정의영 25.06.04 10
3699 [답변] Primepower RTL 사용법에 대해 문의드립니다.

  IDEC 선혜승입니다     작년에 올리셨는데   빠르..

선혜승 25.06.04 13
3698 [SB130_2501] STAR_RC error

ported. (SX-2030)ERROR: GDS PLACEPROP NUMBER 1 is not supported. (SX-2031)ERROR: GD..

김민우 25.05.29 39
3697 [답변] [SB130_2501] STAR_RC error

ported. (SX-2030)ERROR: GDS PLACEPROP NUMBER 1 is not supported. (SX-2031)ERROR: GD..

이종행 25.05.30 18
3696 [답변] [SB130_2501] STAR_RC error

ported. (SX-2030)ERROR: GDS PLACEPROP NUMBER 1 is not supported. (SX-2031)ERROR: GD..

김민우 25.05.30 15
3695 [답변] [SB130_2501] STAR_RC error

port 부분이 바뀌어 있습니다. * --- for Calibre LVS ------------------------------C..

이종행 25.05.30 40
3694 [답변] [SF2501] synopsys 세팅 질문

port가 확인되지 않는 다면 해당 포트가 없는 것입니다.    2.  dont_..

김연태 25.05.30 18
3693 [답변] Memory comiler관련 질문드립니다.

port_timing 명령을 내려보면, 문서에 의거하여 부여한 EMA 값에 의해서 정말로 timing ..

선혜승 25.05.20 24
3692 Memory wrapper 합성 오류 문의

port_constraint.reports를 확인해 보았을 때,아래 첫번째 사진과 같이 memory의 출력 Q..

김서진 25.05.16 29
3691 [답변] Memory wrapper 합성 오류 문의

port_constraint.reports를 확인해 보았을 때,아래 첫번째 사진과 같이 memory의 출력 Q..

선혜승 25.05.20 14
3690 [답변] [SB130-2501] 소자 관련하여 질문드립니다.

port)를 연결할 수 있게한 차이입니다.    digital chip 설계는 LV/IV/MV 소..

이종행 25.05.15 61
3689 Synthesis Library Compiler 오류 문의

port를 확인하였을 때, 00_report_check_library.rpt 파일에서 Error: The check_..

김서진 25.05.14 14
3688 [답변] Synthesis Library Compiler 오류 문의

port를 확인하였을 때, 00_report_check_library.rpt 파일에서 Error: The check_..

선혜승 25.05.15 27
3687 [답변] Vivado 라이센스

 안녕하세요, IDEC 정재희입니다.  Vivado의 경우 벤더사 홈페이지에서 직접 ..

정재희 25.05.15 25
3686 [답변] synopsys 라이센스 관련 문의

port 4191920:36:30 (snpslmd) Serving features for the following vendor names: snpsl..

안진일 25.05.13 31
3685 [답변] synopsys 라이센스 관련 문의

port 4191920:36:30 (snpslmd) Serving features for the following vendor names: snpsl..

선혜승 25.05.13 108
3684 정규 수업용 라이센스 관련하여 질문 드립니다.

port PATH export PATH=$PATH:$HOME/bin:/usr/Silvaco/bin#export SFLM_SERVERS="3162@1..

김형진 25.05.08 37
자료실
  제목 작성자 작성일 조회
1 e2l-접적회로-컴퓨터이용설계의 기초

port deadline-12/16 Final examination 키워드 : CAD, algorithm, complexity, optimi..

구재희 05.01.05 735
1
기타 게시판
구분 제목 작성자 작성일 조회
참여교수 성과 - IP A high efficiency PWM DC-DC buck converter with 2.7V to 4.2V supply ..

port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..

이승훈 14.08.30 25
참여교수 성과 - IP A 10b 10MS/s 0.26mm2 2.3mW 0.11um CMOS SAR ADC

port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..

이승훈 14.08.30 15
참여교수 성과 - IP A 18W Stereo Class-D Audio Output Power Stage for a DTV Application

port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..

이승훈 14.08.30 13
참여교수 성과 - IP A 14b 100MS/s 1.20mm2 78.4mW 0.13um CMOS ADC

port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..

이승훈 14.08.30 18
참여교수 성과 - IP A 12b 100MS/s 0.43mm2 29.8mW 45nm CMOS ADC

port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..

이승훈 14.08.30 14
참여교수 성과 - IP A 10b 50MS/s 0.23mm2 17.5mW 90nm CMOS ADC

port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..

이승훈 14.08.30 15
참여교수 성과 - IP A 11b 150MS/s 2.42mm2 46.8mW 0.13um CMOS Pipelined SAR ADC

port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..

이승훈 14.08.30 13
참여교수 성과 - IP A 10b 150MS/s 0.40mm2 47.3mW 45nm CMOS A/D Converter

port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..

이승훈 14.08.30 25
구인/구직 소프트웨어정책연구소 연구원 초빙 공고

소프트웨어 중심 사회를 선도할 국책연구소로 출범하는소프트웨어정책연구소에서는 SW정..

전항기 14.01.13 3542
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