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  제목 강사정보 등록일
1 Verilog 언어를 활용한 FPGA 실습 서기범/교수/우송대학교 2015.10.29
교육자료
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질문/답변
  제목 작성자 작성일 조회
3663 Cadence Virtuoso Maestro의 데이터 저장 경로/설정 방법 문의드립니다.

port할 수 있을지 안내해 주시면 감사하겠습니다. 2. Cadence SKILL 코드를 사용하여 ma..

박채빈 25.04.11 16
3662 [답변] Cadence Virtuoso Maestro의 데이터 저장 경로/설정 방법 문의드립니다.

port 는 Assembler 창에서 Export Results 를 이용하면 되며, csv 나 html 으로 가능합니..

조인신 25.04.11 26
3661 Dummy fill 사용 방법 관련 문의사항

port한 Dummy fill을 TOP CELL의 Layout에서 Instance로 삽입하여 DRC 시뮬레이션을 돌려..

김연홍 25.04.08 50
3660 [답변] Dummy fill 사용 방법 관련 문의사항

port한 Dummy fill을 TOP CELL의 Layout에서 Instance로 삽입하여 DRC 시뮬레이션을 돌려..

조인신 25.04.08 24
3659 [답변] Dummy fill 사용 방법 관련 문의사항

port한 Dummy fill을 TOP CELL의 Layout에서 Instance로 삽입하여 DRC 시뮬레이션을 돌려..

김연홍 25.04.08 20
3658 [답변] Dummy fill 사용 방법 관련 문의사항

port한 Dummy fill을 TOP CELL의 Layout에서 Instance로 삽입하여 DRC 시뮬레이션을 돌려..

조인신 25.04.08 110
3657 Calibre 최신 설치 파일 관련 문의

port plan을 확인하여 보니 RHEL 9 계열은 2025.2+ 버전부터 지원하는 것 같습니다. 혹..

조규성 25.04.04 15
3656 [답변] Calibre 최신 설치 파일 관련 문의

port plan을 확인하여 보니 RHEL 9 계열은 2025.2+ 버전부터 지원하는 것 같습니다. 혹..

조인신 25.04.07 58
3655 [답변] [SF28-2401] STA main clock을 찾지 못함

port_clock 에서 인식을 못한다는 것인가요?   3.  tmux 는 설치 되었습니..

김연태 25.03.24 17
3654 [본센터] 반도체 소자 강의 관련 문의

안녕하세요! 이번 본센터에서 진행하는 '반도체 소자' 강의 관련해서 궁금한 것이 생겨 ..

김민지 25.03.19 19
3653 [본센터] [답변] 반도체 소자 강의 관련 문의

안녕하세요.   '반도체 소자' 강의는 비대면, 온라인으로 진행될 예정입니다.&nbs..

전우숙 25.03.20 34
3652 xmodel을 실제공정파일과 함께 사용시 port가 먹여지지 않는 문제

port에 대한 에러가 발생합니다. (path는 지정이 잘 되어있습니다.) tline primitives를..

천석범 25.03.19 29
3651 [답변] xmodel을 실제공정파일과 함께 사용시 port가 먹여지지 않는 문제

ports" 라는 real array 파라메터를 지원하지 않는 것으로 보아   버전이 다소 오..

정재희 25.03.20 18
3650 [답변] xmodel을 실제공정파일과 함께 사용시 port가 먹여지지 않는 문제

port에 대한 에러가 발생합니다. (path는 지정이 잘 되어있습니다.) tline primitives를..

정재희 25.03.20 20
3649 Sentaurus Structure Editor의 create-rectangle 함수와 사각형 생성 방식에 대한 ..

port-tcad-kr@synopsys.com에 문의하였으나 여기로 질문하라고 해서 질문드립니다 . ..

권강혁 25.03.14 23
3648 [답변] Sentaurus Structure Editor의 create-rectangle 함수와 사각형 생성 방식에..

port-tcad-kr@synopsys.com에 문의하였으나 여기로 질문하라고 해서 질문드립니다 . ..

정재희 25.03.14 13
3647 [답변] Sentaurus Structure Editor의 create-rectangle 함수와 사각형 생성 방식에..

port-tcad-kr@synopsys.com에 문의하였으나 여기로 질문하라고 해서 질문드립니다 . ..

권강혁 25.03.14 13
3646 [답변] Sentaurus Structure Editor의 create-rectangle 함수와 사각형 생성 방식에..

port-tcad-kr@synopsys.com 에서 IDEC을 언급한것은 예시라고 합니다.  * IDEC 참..

정재희 25.03.14 28
3645 [답변] Solvnet 계정관련 문의

port"를 통해  영문으로 상황을 설명하시고 해당 계정 이메일주소 변경이 가능한지..

정재희 25.03.12 45
3644 sentaurus 실행 관련 문의드립니다.

port logging. Use Flexera's15:22:29 (lmgrd) software license administration solutio..

최근석 25.03.04 56
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1 e2l-접적회로-컴퓨터이용설계의 기초

port deadline-12/16 Final examination 키워드 : CAD, algorithm, complexity, optimi..

구재희 05.01.05 735
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공지사항 2018 XUP(Xilinx University Program) Professor Workshop Invitation

port/university/workshops/korea-registration-form.html     &nb..

석은주 18.10.19 47880
참여교수 성과 - IP ECC-P224 core

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신경욱 17.10.24 60
공지사항 ISOCC 2018 call for paper

portant Dates : □ Submission of Special Session and Tutorial Proposals: June 22, 2..

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개설 희망 강좌 신청 low drop-out regulator 설계 관련 강의가 열렸으면 좋겠습니다.

portable device의 사용이 늘어나며 저전력 SoC의 경향에 따라 PMIC의 높은 성능이 요구..

김필수 18.09.22 6662
공지사항 [한국반도체학술대회] '제 2회 강대원상'의 주인공을 찾습니다! (신청 마..

『제 25회 한국반도체학술대회』 The 25th Korean Conference on Semiconductors 2018..

김하늘 17.12.22 28519
참여교수 성과 - IP Tiny AES-128 Crypto-core

ports three different key sizes; 128, 192, 256 bits.The Tiny AES-128 crypto-core su..

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ports DLL mode for de-skewing. Feature - Process : 65 nm - Supply : 1.0 V - F..

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참여교수 성과 - IP Multi-phase Fractional-ratio Frequency Multiplying Delay-Locked Loop

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김종선 15.09.05 5
참여교수 성과 - IP All-digital Fractional-ratio Frequency Multiplying Delay-Locked Loop

portability. Implemented in a 65nm 1.0-V CMOS process, the proposed clock generato..

김종선 15.09.05 11
참여교수 성과 - IP Displayport v1.2a Receiver PHY

Displayport v1.2a Receiver PHY

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강진구 14.09.03 15
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적층기판 환경에서 구성한 소형 LC loaded 안테나

김문일 14.09.15 3
참여교수 성과 - IP LPDDR Memory Controller

port 100MHz speed grades of LPDDR devices. It is designed using Verilog-HDL and ver..

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