반도체설계교육센터

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	제목	강사정보	등록일
1	Verilog 언어를 활용한 FPGA 실습	서기범/교수/우송대학교	2015.10.29

교육자료

	제목	작성자	작성일	조회

질문/답변

	제목	작성자	작성일	조회
3663	Cadence Virtuoso Maestro의 데이터 저장 경로/설정 방법 문의드립니다. port할 수 있을지 안내해 주시면 감사하겠습니다. 2. Cadence SKILL 코드를 사용하여 ma..	박채빈	25.04.11	16
3662	[답변] Cadence Virtuoso Maestro의 데이터 저장 경로/설정 방법 문의드립니다. port 는 Assembler 창에서 Export Results 를 이용하면 되며, csv 나 html 으로 가능합니..	조인신	25.04.11	26
3661	Dummy fill 사용 방법 관련 문의사항 port한 Dummy fill을 TOP CELL의 Layout에서 Instance로 삽입하여 DRC 시뮬레이션을 돌려..	김연홍	25.04.08	50
3660	[답변] Dummy fill 사용 방법 관련 문의사항 port한 Dummy fill을 TOP CELL의 Layout에서 Instance로 삽입하여 DRC 시뮬레이션을 돌려..	조인신	25.04.08	24
3659	[답변] Dummy fill 사용 방법 관련 문의사항 port한 Dummy fill을 TOP CELL의 Layout에서 Instance로 삽입하여 DRC 시뮬레이션을 돌려..	김연홍	25.04.08	20
3658	[답변] Dummy fill 사용 방법 관련 문의사항 port한 Dummy fill을 TOP CELL의 Layout에서 Instance로 삽입하여 DRC 시뮬레이션을 돌려..	조인신	25.04.08	110
3657	Calibre 최신 설치 파일 관련 문의 port plan을 확인하여 보니 RHEL 9 계열은 2025.2+ 버전부터 지원하는 것 같습니다. 혹..	조규성	25.04.04	15
3656	[답변] Calibre 최신 설치 파일 관련 문의 port plan을 확인하여 보니 RHEL 9 계열은 2025.2+ 버전부터 지원하는 것 같습니다. 혹..	조인신	25.04.07	58
3655	[답변] [SF28-2401] STA main clock을 찾지 못함 port_clock 에서 인식을 못한다는 것인가요? 3. tmux 는 설치 되었습니..	김연태	25.03.24	17
3654	[본센터] 반도체 소자 강의 관련 문의 안녕하세요! 이번 본센터에서 진행하는 '반도체 소자' 강의 관련해서 궁금한 것이 생겨 ..	김민지	25.03.19	19
3653	[본센터] [답변] 반도체 소자 강의 관련 문의 안녕하세요. '반도체 소자' 강의는 비대면, 온라인으로 진행될 예정입니다.&nbs..	전우숙	25.03.20	34
3652	xmodel을 실제공정파일과 함께 사용시 port가 먹여지지 않는 문제 port에 대한 에러가 발생합니다. (path는 지정이 잘 되어있습니다.) tline primitives를..	천석범	25.03.19	29
3651	[답변] xmodel을 실제공정파일과 함께 사용시 port가 먹여지지 않는 문제 ports" 라는 real array 파라메터를 지원하지 않는 것으로 보아 버전이 다소 오..	정재희	25.03.20	18
3650	[답변] xmodel을 실제공정파일과 함께 사용시 port가 먹여지지 않는 문제 port에 대한 에러가 발생합니다. (path는 지정이 잘 되어있습니다.) tline primitives를..	정재희	25.03.20	20
3649	Sentaurus Structure Editor의 create-rectangle 함수와 사각형 생성 방식에 대한 .. port-tcad-kr@synopsys.com에 문의하였으나 여기로 질문하라고 해서 질문드립니다 . ..	권강혁	25.03.14	23
3648	[답변] Sentaurus Structure Editor의 create-rectangle 함수와 사각형 생성 방식에.. port-tcad-kr@synopsys.com에 문의하였으나 여기로 질문하라고 해서 질문드립니다 . ..	정재희	25.03.14	13
3647	[답변] Sentaurus Structure Editor의 create-rectangle 함수와 사각형 생성 방식에.. port-tcad-kr@synopsys.com에 문의하였으나 여기로 질문하라고 해서 질문드립니다 . ..	권강혁	25.03.14	13
3646	[답변] Sentaurus Structure Editor의 create-rectangle 함수와 사각형 생성 방식에.. port-tcad-kr@synopsys.com 에서 IDEC을 언급한것은 예시라고 합니다. * IDEC 참..	정재희	25.03.14	28
3645	[답변] Solvnet 계정관련 문의 port"를 통해 영문으로 상황을 설명하시고 해당 계정 이메일주소 변경이 가능한지..	정재희	25.03.12	45
3644	sentaurus 실행 관련 문의드립니다. port logging. Use Flexera's15:22:29 (lmgrd) software license administration solutio..	최근석	25.03.04	56

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	제목	작성자	작성일	조회
1	e2l-접적회로-컴퓨터이용설계의 기초 port deadline-12/16 Final examination 키워드 : CAD, algorithm, complexity, optimi..	구재희	05.01.05	735

기타 게시판

구분	제목	작성자	작성일	조회
참여교수 성과 - IP	A high efficiency PWM DC-DC buck converter with 2.7V to 4.2V supply .. port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..	이승훈	14.08.30	25
참여교수 성과 - IP	A 10b 10MS/s 0.26mm2 2.3mW 0.11um CMOS SAR ADC port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..	이승훈	14.08.30	15
참여교수 성과 - IP	A 18W Stereo Class-D Audio Output Power Stage for a DTV Application port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..	이승훈	14.08.30	13
참여교수 성과 - IP	A 14b 100MS/s 1.20mm2 78.4mW 0.13um CMOS ADC port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..	이승훈	14.08.30	18
참여교수 성과 - IP	A 12b 100MS/s 0.43mm2 29.8mW 45nm CMOS ADC port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..	이승훈	14.08.30	14
참여교수 성과 - IP	A 10b 50MS/s 0.23mm2 17.5mW 90nm CMOS ADC port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..	이승훈	14.08.30	15
참여교수 성과 - IP	A 11b 150MS/s 2.42mm2 46.8mW 0.13um CMOS Pipelined SAR ADC port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..	이승훈	14.08.30	13
참여교수 성과 - IP	A 10b 150MS/s 0.40mm2 47.3mW 45nm CMOS A/D Converter port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..	이승훈	14.08.30	25
구인/구직	소프트웨어정책연구소 연구원 초빙 공고 소프트웨어 중심 사회를 선도할 국책연구소로 출범하는소프트웨어정책연구소에서는 SW정..	전항기	14.01.13	3542

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