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  제목 강사정보 등록일
1 Verilog 언어를 활용한 FPGA 실습 서기범/교수/우송대학교 2015.10.29
교육자료
  제목 작성자 작성일 조회
질문/답변
  제목 작성자 작성일 조회
2783 [답변] SS28-2301 최종 디자인 제출 질문

port file, gds file을 업로드를 한 후에 gds를 제출을 하였는데  제가 모르고 확..

김연태 23.07.22 5
2782 [답변] SS28-2301 최종 디자인 제출 질문

port file, gds file을 업로드를 한 후에 gds를 제출을 하였는데  제가 모르고 확..

김현준 23.07.22 13
2781 [답변] SS28-2301 최종 디자인 제출 질문

port file, gds file을 업로드를 한 후에 gds를 제출을 하였는데  제가 모르고 확..

김연태 23.07.22 75
2780 [ss28_2301회차] DB 검증 자동화 시스템

port를 제출하였는데 idec 홈페이지에 제출하기를 누르면 첨부한 사진과 같이 fifrefox로..

류경태 23.07.22 21
2779 [답변] [ss28_2301회차] DB 검증 자동화 시스템

port를 제출하였는데 idec 홈페이지에 제출하기를 누르면 첨부한 사진과 같이 fifrefox로..

김연태 23.07.22 22
2778 SS28-2301_TOP gds 질문

port file을 뽑고 gds file과 DRC LVS file을 ftp를 통해서 제출을 하면 되는것으로 알고..

김현준 23.07.21 33
2777 [답변] SS28-2301_TOP gds 질문

port file을 뽑고 gds file과 DRC LVS file을 ftp를 통해서 제출을 하면 되는것으로 알고..

조인신 23.07.21 50
2776 DC power report관련 질문

port를 보고 있는데, SS_0.9V_125C에서 report된 leakage power가 FF_1.1V_m45C보다 더 ..

이혁진 23.07.21 7
2775 [답변] DC power report관련 질문

port_power    그리고 report_power 는 엄밀하게는  dc 후에 보는 것이..

선혜승 23.07.21 17
2774 GDS 추출

port를 하려고 하는데 GDS export를 할 때 analog outline과 pad를 포함해서 GDS를 뽑아..

김현준 23.07.20 39
2773 [답변] GDS 추출

port를 하려고 하는데 GDS export를 할 때 analog outline과 pad를 포함해서 GDS를 뽑아..

조인신 23.07.20 21
2772 [답변] GDS 추출

port 할 때 analog outline과 pad를 포함해서 export를 진행을 하고 1. 만약 export 후..

김현준 23.07.20 9
2771 [답변] GDS 추출

port 를 다시 해보는 것은 좋습니다.    하지만 반드시 해야 되는 것은 아닙..

조인신 23.07.20 79
2770 [SS28-2301] Pad, DRC, LVS 질문

port는 analog outline과 pad를 포함한 최종 디자인에서 돌려서 제출하나요?   늘..

변준호 23.07.20 40
2769 [답변] [SS28-2301] Pad, DRC, LVS 질문

port는 analog outline과 pad를 포함한 최종 디자인에서 돌려서 제출하나요?   늘..

조인신 23.07.20 90
2768 [답변] synopsys license 적용 관련 (방화벽)

안녕하세요. IDEC 조인신입니다.     방화벽으로 인해 문제가 발생할 경우..

조인신 23.07.17 18
2767 [답변] synopsys license 적용 관련 (방화벽)

  안녕하세요~   첨부1과 같이 VENDOR 라인의 마지막에 port=26586 로 설정..

조경선 23.07.17 13
2766 [답변] synopsys license 적용 관련 (방화벽)

  안녕하세요. 라이선스 데몬 설정은 정상적으로 되어있은 것으로 보이는데요. ..

관리자 23.07.17 39
2765 SS28_2301 DB제출 관련 문의

port file에 대한 문의를  드리고 싶습니다.   1.DRC, LVS를 마쳤을 때 나..

김동욱 23.07.17 28
2764 [답변] SS28_2301 DB제출 관련 문의

port 를 제출하시면 됩니다     아날로그 디자인이라면   c..

선혜승 23.07.17 73
자료실
  제목 작성자 작성일 조회
1 e2l-접적회로-컴퓨터이용설계의 기초

port deadline-12/16 Final examination 키워드 : CAD, algorithm, complexity, optimi..

구재희 05.01.05 735
1
기타 게시판
구분 제목 작성자 작성일 조회
참여교수 성과 - IP LEA-128/192/256

ports three key lengths of 128, 192, and 256 bits. The LEA-128/192/256 IP perform..

신경욱 15.08.26 27
참여교수 성과 - IP LEA-128 Encryption/Decryption

port for encryption and decryption of 128-bit block cipher LEA - Support for key l..

신경욱 15.08.26 19
참여교수 성과 - IP LEA-128 Encryption

ports three key lengths of 128, 192, and 256 bits. The LEA128-Enc IP performs enc..

신경욱 15.08.26 20
참여교수 성과 - IP Census transform based adaptive support weight stereo matching IP

port weight stereo matching IP

문병인 15.08.25 38
공지사항 제23회 한국반도체학술대회 Chip Design Contest (CDC) 개최 (2016.02.23..

ported by the IDEC' 문구 삽입 ..

김하늘 15.11.09 7158
공지사항 JICAS(Vol1. No.2) 논문 모집 안내

JICAS 논문 모집 안내  반도체설계교육센터(IDEC)을 통해 매년 300여 개의 칩을 통..

이의숙 15.11.05 7387
참여교수 성과 - IP High Efficiency Current-Regulated Charge Pump for LED Driver

portant for a liquid crystal display (LCD) panel to get high quality display with l..

김철우 14.09.20 30
참여교수 성과 - IP 6Gbps injection locked CDR

portional to the jitter-tolerance performance. However, the injection strength can ..

김철우 14.09.20 20
공지사항 JICAS 논문 모집 안내

JICAS 논문 모집 안내   반도체설계교육센터(IDEC)을 통해 매년 300여 개의 칩을 ..

전항기 14.12.26 17589
참여교수 성과 - IP 4.5GHz Injection locked all-digital PLL

portional path and integral path to generate high quality clock and make overall lo..

김철우 14.09.20 17
참여교수 성과 - IP Tile-based Rasterizer for 3D graphics

portant, the amount of calculation in rasterization phase which is required to calc..

이광엽 14.09.18 34
공지사항 제22회 한국반도체학술대회 Chip Design Contest(CDC) 개최(2015.02.11(..

ported by the IDEC' 문구 삽입 시상 Award 명수상팀수내역Best Desig..

구재희 14.10.20 26913
공지사항 [채용공고] KAIST IDEC 행정원 채용 공고(신입/경력)

 KAIST IDEC 행정원 채용 공고(신입/경력)   반도체설계교육센터(..

석은주 14.09.16 19129
참여교수 성과 - IP AXI protocol converter

port all the operations required by the protocol

이찬호 14.09.02 16
참여교수 성과 - IP 8x8 AXI Interconnect

port operation with improved efficiency of the communication protocol. It also sup..

이찬호 14.09.02 21
구인/구직 (재)충북테크노파크 2014년 제5차 직원채용 공고

공고번호 : 충북TP-2014 - A7호(재)충북테크노파크 직원채용 공고 지역산업기술의 ..

전항기 15.01.08 5697
참여교수 성과 - IP A 12b 10MS/s 0.34mm2 2.0mW 0.11um CMOS SAR ADC

port : 없음(자체 보유한 Silicon Proven Report가 없음) 정보공유 여부 : N

이승훈 14.08.30 51
참여교수 성과 - IP A 14b 50MS/s 1.17mm2 146.1mW 0.13um CMOS ADC

port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..

이승훈 14.08.30 9
참여교수 성과 - IP A 12b 100MS/s 1.34mm2 25.3mW 0.11um CMOS ADC

port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..

이승훈 14.08.30 16
참여교수 성과 - IP A 12b 10MS/s 0.34mm2 2.4mW 0.11um CMOS SAR ADC

port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..

이승훈 14.08.30 13
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