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  제목 강사정보 등록일
1 Verilog 언어를 활용한 FPGA 실습 서기범/교수/우송대학교 2015.10.29
교육자료
  제목 작성자 작성일 조회
질문/답변
  제목 작성자 작성일 조회
3963 [답변] cadence ADE L

port LM_LICENSE_FILE=5280@143.248.230.188:5280@143.248.230.169:5280@143.248.230.189..

이주은 26.01.13 13
3962 [답변] cadence ADE L

port LM_LICENSE_FILE=5280@143.248.230.188:5280@143.248.230.169:5280@143.248.230.189..

조인신 26.01.14 27
3961 [답변] chip_finish 이후 lvs 에러 질문

port 는 무시 할 수 있으나  open 과 short 는 확인하셔야 합니다.    ..

김연태 26.01.13 55
3960 [SS028-2502] momCap PEX결과가 피코단위로 나옵니다.

\ 안녕하세요. 카이스트 소속 장서영 입니다. 다름이 아니라, 스탠다드 셀을 이용하..

장서영 26.01.12 45
3959 [답변] [SS028-2502] momCap PEX결과가 피코단위로 나옵니다.

안녕하세요. IDEC 조인신입니다.     PEX 의 output 을 어느 것으로 설정..

조인신 26.01.12 20
3958 [답변] [SS028-2502] momCap PEX결과가 피코단위로 나옵니다.

  안녕하세요. 빠른 답변 감사합니다. 메탈이랑 비아를 교차하여 캡처럼 동작하..

장서영 26.01.12 8
3957 [답변] [SS028-2502] momCap PEX결과가 피코단위로 나옵니다.

네 PEX 의 output 을 calibreview 가 아닌 다른 Type(DSPF 나 SPEF) 으로 했을 경우에도 ..

조인신 26.01.12 6
3956 [답변] [SS028-2502] momCap PEX결과가 피코단위로 나옵니다.

  안녕하세요.   교수님께 문의 드린 결과 일반적으로 1um^2당 캡이 1fF ..

장서영 26.01.12 11
3955 [답변] [SS028-2502] momCap PEX결과가 피코단위로 나옵니다.

rule 파일은 제공하는 것을 수정하지 않았다면 문제 없습니다. PEX 시 include 하는 파..

조인신 26.01.12 63
3954 [SF28-2502] symind_rf LVS 관련

port for details. 이런 error가 발생합니다. BFMOAT layout를 M1를 통해 RX로 연결해서..

강호성 26.01.12 20
3953 [답변] [SF28-2502] symind_rf LVS 관련

port for details. 이런 error가 발생합니다. BFMOAT layout를 M1를 통해 RX로 연결해서..

조인신 26.01.12 39
3952 [답변] [SS28-2502] Verdi can not run simulation

port Team, My name is Truong, a master's student in Professor Jong-Phil Hong's lab..

NGUYEN VAN TRUONG 26.01.09 19
3951 [답변] [답변] [SS28-2502] Verdi can not run simulation

port Team, My name is Truong, a master's student in Professor Jong-Phil Hong's lab..

김연태 26.01.11 8
3950 [SS028-2502] GRPN1b 및 CELLSNR_warning 원인 문의 + SolvNet

ported cell    이라고 설명이 써있지만 정확히 어떤 것이 문제이고 만약에..

한동현 26.01.06 19
3949 [답변] [SS028-2502] GRPN1b 및 CELLSNR_warning 원인 문의 + SolvNet

ported cell    이라고 설명이 써있지만 정확히 어떤 것이 문제이고 만약에..

김연태 26.01.07 40
3948 [답변] FILLER CELL 삽입 질문입니다.

port 는 M1 이므로 signal route 옵션을 M2 부터 지정하더라도 M1 까지 route 를 ..

김연태 26.01.07 31
3947 [SS028-2502] Standard cell lvs L0C2 오류

port를 하여 stream in까지 진행하였습니다. 이렇게 생성된 레이아웃과 스케메틱에, 심..

장서영 26.01.05 23
3946 [답변] [SS028-2502] Standard cell lvs L0C2 오류

port를 하여 stream in까지 진행하였습니다. 이렇게 생성된 레이아웃과 스케메틱에, 심..

조인신 26.01.06 23
3945 [SS28-2502] Post STA - Hold violation

ported as a violation. Even when using PT_ECO for hold fixing, no buffer could..

TRAN SANG 25.12.26 41
3944 [답변] [SS28-2502] Post STA - Hold violation

ported as a violation. Even when using PT_ECO for hold fixing, no buffer could..

김연태 25.12.27 20
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1 e2l-접적회로-컴퓨터이용설계의 기초

port deadline-12/16 Final examination 키워드 : CAD, algorithm, complexity, optimi..

구재희 05.01.05 735
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구분 제목 작성자 작성일 조회
참여교수 성과 - IP LEA-128/192/256

ports three key lengths of 128, 192, and 256 bits. The LEA-128/192/256 IP perform..

신경욱 15.08.26 27
참여교수 성과 - IP LEA-128 Encryption/Decryption

port for encryption and decryption of 128-bit block cipher LEA - Support for key l..

신경욱 15.08.26 19
참여교수 성과 - IP LEA-128 Encryption

ports three key lengths of 128, 192, and 256 bits. The LEA128-Enc IP performs enc..

신경욱 15.08.26 20
참여교수 성과 - IP Census transform based adaptive support weight stereo matching IP

port weight stereo matching IP

문병인 15.08.25 38
공지사항 제23회 한국반도체학술대회 Chip Design Contest (CDC) 개최 (2016.02.23..

ported by the IDEC' 문구 삽입 ..

김하늘 15.11.09 7158
공지사항 JICAS(Vol1. No.2) 논문 모집 안내

JICAS 논문 모집 안내  반도체설계교육센터(IDEC)을 통해 매년 300여 개의 칩을 통..

이의숙 15.11.05 7386
참여교수 성과 - IP High Efficiency Current-Regulated Charge Pump for LED Driver

portant for a liquid crystal display (LCD) panel to get high quality display with l..

김철우 14.09.20 30
참여교수 성과 - IP 6Gbps injection locked CDR

portional to the jitter-tolerance performance. However, the injection strength can ..

김철우 14.09.20 20
공지사항 JICAS 논문 모집 안내

JICAS 논문 모집 안내   반도체설계교육센터(IDEC)을 통해 매년 300여 개의 칩을 ..

전항기 14.12.26 17588
참여교수 성과 - IP 4.5GHz Injection locked all-digital PLL

portional path and integral path to generate high quality clock and make overall lo..

김철우 14.09.20 17
참여교수 성과 - IP Tile-based Rasterizer for 3D graphics

portant, the amount of calculation in rasterization phase which is required to calc..

이광엽 14.09.18 34
공지사항 제22회 한국반도체학술대회 Chip Design Contest(CDC) 개최(2015.02.11(..

ported by the IDEC' 문구 삽입 시상 Award 명수상팀수내역Best Desig..

구재희 14.10.20 26913
공지사항 [채용공고] KAIST IDEC 행정원 채용 공고(신입/경력)

 KAIST IDEC 행정원 채용 공고(신입/경력)   반도체설계교육센터(..

석은주 14.09.16 19129
참여교수 성과 - IP AXI protocol converter

port all the operations required by the protocol

이찬호 14.09.02 16
참여교수 성과 - IP 8x8 AXI Interconnect

port operation with improved efficiency of the communication protocol. It also sup..

이찬호 14.09.02 21
구인/구직 (재)충북테크노파크 2014년 제5차 직원채용 공고

공고번호 : 충북TP-2014 - A7호(재)충북테크노파크 직원채용 공고 지역산업기술의 ..

전항기 15.01.08 5697
참여교수 성과 - IP A 12b 10MS/s 0.34mm2 2.0mW 0.11um CMOS SAR ADC

port : 없음(자체 보유한 Silicon Proven Report가 없음) 정보공유 여부 : N

이승훈 14.08.30 51
참여교수 성과 - IP A 14b 50MS/s 1.17mm2 146.1mW 0.13um CMOS ADC

port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..

이승훈 14.08.30 9
참여교수 성과 - IP A 12b 100MS/s 1.34mm2 25.3mW 0.11um CMOS ADC

port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..

이승훈 14.08.30 16
참여교수 성과 - IP A 12b 10MS/s 0.34mm2 2.4mW 0.11um CMOS SAR ADC

port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..

이승훈 14.08.30 13
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