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| 제목 | 강사정보 | 등록일 | |
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| 1 | Verilog 언어를 활용한 FPGA 실습 | 서기범/교수/우송대학교 | 2015.10.29 |
교육자료
| 제목 | 작성자 | 작성일 | 조회 |
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질문/답변
| 제목 | 작성자 | 작성일 | 조회 | |
|---|---|---|---|---|
| 2603 |
[답변] clock 관련 constraint 문의 드립니다.
ports CLK] [get_pins UTOP/half_clk_reg/Q]set_clock_transition 0.3 [get_clocks HALF_.. |
선혜승 | 23.02.13 | 71 |
| 2602 |
Modelsim waveform export 문의
--EDA Tool정보-- EDA Tool 명(SCL/LCU/MGLS 포함) : Modelsim EDA Tool 버전(SCL/LCU/.. |
전진우 | 23.02.06 | 16 |
| 2601 |
[답변] Modelsim waveform export 문의
[전진우]님의 글 ===========================================.. |
İ | 23.03.03 | 16 |
| 2600 |
[답변] Modelsim waveform export 문의
IDEC 선혜승입니다 모델심은 리스트라는 기능이 있습니다&.. |
선혜승 | 23.02.07 | 11 |
| 2599 |
[답변] Modelsim waveform export 문의
VCD 파일을 텍스트 재가공하는 방법으로 사용하고 있었는데, 말씀해주신 리스트 기능도 .. |
전진우 | 23.02.07 | 18 |
| 2598 |
create_generated_clock에 대해 문의드립니다.
port를 찾지 못하는 것 같더라구요. 이 명령어를 쓰고 싶으면 clock dividing 모듈을 꼭.. |
박재현 | 23.02.06 | 15 |
| 2597 |
[답변] create_generated_clock에 대해 문의드립니다.
ports CLK] [get_pins FF1/out] -divide_by 옵션과 -source 옵션이 필수이고&nb.. |
선혜승 | 23.02.06 | 44 |
| 2596 |
ERROR (DB-320001): Failed to check out the 'Cadence(R) Design Framework II' li..
Hello We install IC618 base Virtuoso, the licence setup is setenv LM_.. |
송한정 | 23.02.06 | 29 |
| 2595 |
[답변] ERROR (DB-320001): Failed to check out the 'Cadence(R) Design Framework..
Hello The problem occurs because the time of the server you are usin.. |
선혜승 | 23.02.06 | 67 |
| 2594 |
[답변] DB180-2201회 DB하이텍 180nm BCDMOS (정규모집) Packaging help
port I have more quastions, please help us to answer it Low-K wafer.. |
송한정 | 23.02.01 | 18 |
| 2593 |
[답변] DB180-2201회 DB하이텍 180nm BCDMOS (정규모집) Packaging help
port I have more quastions, please help us to answer it Low-K wafer.. |
조인신 | 23.02.01 | 40 |
| 2592 |
assura 메뉴 활성화 실패
port SPECTREHOME=/TOOLS/CADENCE/SPECTREexport CDS_INST_DIR=/TOOLS/CADENCE/IC618expo.. |
이용승 | 23.01.30 | 40 |
| 2591 |
[답변] assura 메뉴 활성화 실패
port SPECTREHOME=/TOOLS/CADENCE/SPECTREexport CDS_INST_DIR=/TOOLS/CADENCE/IC618expo.. |
조인신 | 23.01.30 | 16 |
| 2590 |
[답변] assura 메뉴 활성화 실패
port SPECTREHOME=/TOOLS/CADENCE/SPECTREexport CDS_INST_DIR=/TOOLS/CADENCE/IC618expo.. |
이용승 | 23.01.30 | 10 |
| 2589 |
[답변] assura 메뉴 활성화 실패
port SPECTREHOME=/TOOLS/CADENCE/SPECTREexport CDS_INST_DIR=/TOOLS/CADENCE/IC618expo.. |
조인신 | 23.01.30 | 76 |
| 2588 |
IO 시뮬레이션 관련 문의
port하여 schematic으로 변환 후 사용하는 방법을 생각해 봤는데 netlist의 확장자 명이 .. |
남재현 | 23.01.27 | 17 |
| 2587 |
[답변] IO 시뮬레이션 관련 문의
port 하면 넷리스트가 될 겁니다 이 넷리스트 파일을 에디터로 열어서&nb.. |
선혜승 | 23.01.27 | 26 |
| 2586 |
[답변] IO 시뮬레이션 관련 문의
port 하면 넷리스트가 될 겁니다 이 넷리스트 파일을 에디터로 열어서&nb.. |
남재현 | 23.01.27 | 8 |
| 2585 |
[답변] IO 시뮬레이션 관련 문의
port 하면 넷리스트가 될 겁니다 이 넷리스트 파일을 에디터로 열어서&nb.. |
선혜승 | 23.01.27 | 12 |
| 2584 |
[답변] IO 시뮬레이션 관련 문의
port 해서 사용 가능할까요? 아니면 mapping 처럼 추가로 진행해야 하는 부분이 있을까요.. |
남재현 | 23.01.27 | 12 |
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| 제목 | 작성자 | 작성일 | 조회 | |
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e2l-접적회로-컴퓨터이용설계의 기초
port deadline-12/16 Final examination 키워드 : CAD, algorithm, complexity, optimi.. |
구재희 | 05.01.05 | 735 |
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