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1 Verilog 언어를 활용한 FPGA 실습 서기범/교수/우송대학교 2015.10.29
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  제목 작성자 작성일 조회
2423 [답변] virtuoso 실행 오류 문의드립니다. (DB-320001)

ported Linux configuration.2022/07/11 14:50:47 For more info, please run CheckSysCo..

박상수 22.07.11 32
2422 [답변] virtuoso 실행 오류 문의드립니다. (DB-320001)

ported Linux configuration.2022/07/11 14:50:47 For more info, please run CheckSysCo..

선혜승 22.07.11 39
2421 [답변] virtuoso 실행 오류 문의드립니다. (DB-320001)

ported Linux configuration.2022/07/11 14:50:47 For more info, please run CheckSysCo..

정기석 22.07.11 27
2420 [답변] virtuoso 실행 오류 문의드립니다. (DB-320001)

ported Linux configuration.2022/07/11 14:50:47 For more info, please run CheckSysCo..

선혜승 22.07.11 211
2419 Virtuoso 실행 error (DB-320001) 문의 드립니다.

port for assistance. 어떻게 해결해야하는지 도움주시면 정말 감사드리겠습니다.

박근태 22.07.08 32
2418 [답변] Virtuoso 실행 error (DB-320001) 문의 드립니다.

port for assistance. 어떻게 해결해야하는지 도움주시면 정말 감사드리겠습니다.

선혜승 22.07.08 97
2417 [답변] place opt 시 DRC 에러 관련 이슈 문의드립니다.

port_utilization  명령을 내려보셔서  70% 정도의 공간인지를 확인하시기 바..

선혜승 22.07.06 30
2416 IC COMPILER 의 실행오류 관련질문드립니다

port does not connect with any leaf cell pins. Please check the floorplan. (PSYN-10..

문준호 22.07.04 123
2415 [답변] IC COMPILER 의 실행오류 관련질문드립니다

port does not connect with any leaf cell pins. Please check the floorplan. (PSYN-10..

선혜승 22.07.05 55
2414 [답변] IC COMPILER 의 실행오류 관련질문드립니다

port does not connect with any leaf cell pins. Please check the floorplan. (PSYN-10..

문준호 22.07.05 29
2413 [답변] IC COMPILER 의 실행오류 관련질문드립니다

port does not connect with any leaf cell pins. Please check the floorplan. (PSYN-10..

선혜승 22.07.05 156
2412 Extra Dummy layer in DB180

portion?  2-  Rule number 11 to 15, I could not understand properly.&nbs..

Md Nazmul Haque 22.07.02 47
2411 [답변] Extra Dummy layer in DB180

portion?  2-  Rule number 11 to 15, I could not understand properly.&nbs..

조인신 22.07.03 50
2410 [답변] MyCAD 새로운 license 설치 방법

안녕하세요. IDEC 연구원 조인신입니다.     MyCAD 라이선스 서버의 IP 는..

조인신 22.07.01 28
2409 [답변] DBHitek180, Calibre DRC, socket 초기화 에러 관련

port 번호를 -1 이 아닌 9189 로 해보시기 바랍니다.   [임태건]님의 글 ========..

조인신 22.07.01 10
2408 [답변] DBHitek180, Calibre DRC, socket 초기화 에러 관련

port 번호를 -1 이 아닌 9189 로 해보시기 바랍니다.   [임태건]님의 글 ========..

임태건 22.07.01 10
2407 [답변] DBHitek180, Calibre DRC, socket 초기화 에러 관련

port 번호를 -1 이 아닌 9189 로 해보시기 바랍니다.   [임태건]님의 글 ========..

조인신 22.07.01 9
2406 [답변] DBHitek180, Calibre DRC, socket 초기화 에러 관련

port 번호를 -1 이 아닌 9189 로 해보시기 바랍니다.   [임태건]님의 글 ========..

임태건 22.07.01 6
2405 [답변] DBHitek180, Calibre DRC, socket 초기화 에러 관련

port 번호를 -1 이 아닌 9189 로 해보시기 바랍니다.   [임태건]님의 글 ========..

조인신 22.07.01 60
2404 TCAD sentaurus 라이센스 관련 오류 문의

port : 2121 ID : cadtmp   안녕하십니까, 경북대학교 강인만 교수님 연..

강인만 22.06.22 50
1 ◀ 81 82 83 84 85 86 87 88 89 90 ▶ 205
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1 e2l-접적회로-컴퓨터이용설계의 기초

port deadline-12/16 Final examination 키워드 : CAD, algorithm, complexity, optimi..

구재희 05.01.05 735
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참여교수 성과 - IP LEA-128/192/256

ports three key lengths of 128, 192, and 256 bits. The LEA-128/192/256 IP perform..

신경욱 15.08.26 27
참여교수 성과 - IP LEA-128 Encryption/Decryption

port for encryption and decryption of 128-bit block cipher LEA - Support for key l..

신경욱 15.08.26 19
참여교수 성과 - IP LEA-128 Encryption

ports three key lengths of 128, 192, and 256 bits. The LEA128-Enc IP performs enc..

신경욱 15.08.26 20
참여교수 성과 - IP Census transform based adaptive support weight stereo matching IP

port weight stereo matching IP

문병인 15.08.25 38
공지사항 제23회 한국반도체학술대회 Chip Design Contest (CDC) 개최 (2016.02.23..

ported by the IDEC' 문구 삽입 ..

김하늘 15.11.09 7158
공지사항 JICAS(Vol1. No.2) 논문 모집 안내

JICAS 논문 모집 안내  반도체설계교육센터(IDEC)을 통해 매년 300여 개의 칩을 통..

이의숙 15.11.05 7386
참여교수 성과 - IP High Efficiency Current-Regulated Charge Pump for LED Driver

portant for a liquid crystal display (LCD) panel to get high quality display with l..

김철우 14.09.20 30
참여교수 성과 - IP 6Gbps injection locked CDR

portional to the jitter-tolerance performance. However, the injection strength can ..

김철우 14.09.20 20
공지사항 JICAS 논문 모집 안내

JICAS 논문 모집 안내   반도체설계교육센터(IDEC)을 통해 매년 300여 개의 칩을 ..

전항기 14.12.26 17588
참여교수 성과 - IP 4.5GHz Injection locked all-digital PLL

portional path and integral path to generate high quality clock and make overall lo..

김철우 14.09.20 17
참여교수 성과 - IP Tile-based Rasterizer for 3D graphics

portant, the amount of calculation in rasterization phase which is required to calc..

이광엽 14.09.18 34
공지사항 제22회 한국반도체학술대회 Chip Design Contest(CDC) 개최(2015.02.11(..

ported by the IDEC' 문구 삽입 시상 Award 명수상팀수내역Best Desig..

구재희 14.10.20 26913
공지사항 [채용공고] KAIST IDEC 행정원 채용 공고(신입/경력)

 KAIST IDEC 행정원 채용 공고(신입/경력)   반도체설계교육센터(..

석은주 14.09.16 19129
참여교수 성과 - IP AXI protocol converter

port all the operations required by the protocol

이찬호 14.09.02 16
참여교수 성과 - IP 8x8 AXI Interconnect

port operation with improved efficiency of the communication protocol. It also sup..

이찬호 14.09.02 21
구인/구직 (재)충북테크노파크 2014년 제5차 직원채용 공고

공고번호 : 충북TP-2014 - A7호(재)충북테크노파크 직원채용 공고 지역산업기술의 ..

전항기 15.01.08 5697
참여교수 성과 - IP A 12b 10MS/s 0.34mm2 2.0mW 0.11um CMOS SAR ADC

port : 없음(자체 보유한 Silicon Proven Report가 없음) 정보공유 여부 : N

이승훈 14.08.30 51
참여교수 성과 - IP A 14b 50MS/s 1.17mm2 146.1mW 0.13um CMOS ADC

port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..

이승훈 14.08.30 9
참여교수 성과 - IP A 12b 100MS/s 1.34mm2 25.3mW 0.11um CMOS ADC

port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..

이승훈 14.08.30 16
참여교수 성과 - IP A 12b 10MS/s 0.34mm2 2.4mW 0.11um CMOS SAR ADC

port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..

이승훈 14.08.30 13
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