반도체설계교육센터

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	제목	강사정보	등록일
1	Verilog 언어를 활용한 FPGA 실습	서기범/교수/우송대학교	2015.10.29

교육자료

	제목	작성자	작성일	조회

질문/답변

	제목	작성자	작성일	조회
2363	[본센터] Connecting UPF-created supply nets to pads in Design Compiler port VDD -domain TOP -direction in ...and so on. I'm wondering how..	GORYWODA MICHAL ANDRZEJ	22.04.28	33
2362	[본센터] [답변] Connecting UPF-created supply nets to pads in Design Compiler port VDD create_supply_net VSS create_supply_port VDD create_supply_..	선혜승	22.04.29	42
2361	SYNOPSYS VCS 라이센스 관련 문의 port at 1-800-VERILOG for more information. front end package 사용중입니다.	임기엽	22.04.22	29
2360	[답변] SYNOPSYS VCS 라이센스 관련 문의 port at 1-800-VERILOG for more information. front end package 사용중입니다.	조인신	22.04.25	50
2359	StarRC version 관련 문의 port는 27020 안녕하세요, 서울대학교 정덕균교수님 연구실에서 툴 셋..	정덕균	22.04.21	37
2358	[답변] StarRC version 관련 문의 port는 27020 안녕하세요, 서울대학교 정덕균교수님 연구실에서 툴 셋..	조인신	22.04.21	27
2357	[답변] StarRC version 관련 문의 port는 27020 안녕하세요, 서울대학교 정덕균교수님 연구실에서 툴 셋..	정덕균	22.04.21	9
2356	[답변] StarRC version 관련 문의 port는 27020 안녕하세요, 서울대학교 정덕균교수님 연구실에서 툴 셋..	조인신	22.04.21	37
2355	ICC area 계산문제와 오류문제 port 중에 area에 관한 정보가 있는데 cell의 area는 나오지만 net interconnect의 area..	윤동호	22.04.19	38
2354	[답변] ICC area 계산문제와 오류문제 port 중에 area에 관한 정보가 있는데 cell의 area는 나오지만 net interconnect의 area..	선혜승	22.04.19	67
2353	calibre 및 xmodel Virtuoso 연동 문제 port PATH=/sbin:$CALIBRE_HOME/bin:$PATHexport PATH=/sbin:$XMODEL_HOME/bin:$PATH &n..	김승준	22.04.15	77
2352	[답변] calibre 및 xmodel Virtuoso 연동 문제 port PATH=/sbin:$CALIBRE_HOME/bin:$PATHexport PATH=/sbin:$XMODEL_HOME/bin:$PATH &n..	조인신	22.04.18	34
2351	[답변] calibre 및 xmodel Virtuoso 연동 문제 port PATH=/sbin:$CALIBRE_HOME/bin:$PATHexport PATH=/sbin:$XMODEL_HOME/bin:$PATH &n..	김승준	22.04.18	11
2350	[답변] calibre 및 xmodel Virtuoso 연동 문제 port PATH=/sbin:$CALIBRE_HOME/bin:$PATHexport PATH=/sbin:$XMODEL_HOME/bin:$PATH &n..	조인신	22.04.18	10
2349	[답변] calibre 및 xmodel Virtuoso 연동 문제 port PATH=/sbin:$CALIBRE_HOME/bin:$PATHexport PATH=/sbin:$XMODEL_HOME/bin:$PATH &n..	김승준	22.04.18	11
2348	[답변] calibre 및 xmodel Virtuoso 연동 문제 port PATH=/sbin:$CALIBRE_HOME/bin:$PATHexport PATH=/sbin:$XMODEL_HOME/bin:$PATH &n..	조인신	22.04.18	106
2347	[답변] Virtuoso에서 gds파일 열기 관련하여 질문드립니다. port -> Stream 을 선택한 후 뜨는 창에서 설정을 한 후 진행하면 됩니다. 이 때 필..	조인신	22.04.13	27
2346	[답변] Virtuoso에서 gds파일 열기 관련하여 질문드립니다. port -> Stream 을 선택한 후 뜨는 창에서 설정을 한 후 진행하면 됩니다. 이 때 필..	김현규	22.04.13	19
2345	[답변] Virtuoso에서 gds파일 열기 관련하여 질문드립니다. port -> Stream 을 선택한 후 뜨는 창에서 설정을 한 후 진행하면 됩니다. 이 때 필..	조인신	22.04.14	48
2344	Design copiler 에서 multi-clock 사용에 관한 문의 ports 4X_CLK] [get_ports 2x_clk] create_generated_clock -divide_by 4 -name 1X..	문승현	22.04.13	20

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	제목	작성자	작성일	조회
1	e2l-접적회로-컴퓨터이용설계의 기초 port deadline-12/16 Final examination 키워드 : CAD, algorithm, complexity, optimi..	구재희	05.01.05	735

기타 게시판

구분	제목	작성자	작성일	조회
참여교수 성과 - IP	LEA-128/192/256 ports three key lengths of 128, 192, and 256 bits. The LEA-128/192/256 IP perform..	신경욱	15.08.26	27
참여교수 성과 - IP	LEA-128 Encryption/Decryption port for encryption and decryption of 128-bit block cipher LEA - Support for key l..	신경욱	15.08.26	19
참여교수 성과 - IP	LEA-128 Encryption ports three key lengths of 128, 192, and 256 bits. The LEA128-Enc IP performs enc..	신경욱	15.08.26	20
참여교수 성과 - IP	Census transform based adaptive support weight stereo matching IP port weight stereo matching IP	문병인	15.08.25	38
공지사항	제23회 한국반도체학술대회 Chip Design Contest (CDC) 개최 (2016.02.23.. ported by the IDEC' 문구 삽입 ..	김하늘	15.11.09	7158
공지사항	JICAS(Vol1. No.2) 논문 모집 안내 JICAS 논문 모집 안내 반도체설계교육센터(IDEC)을 통해 매년 300여 개의 칩을 통..	이의숙	15.11.05	7387
참여교수 성과 - IP	High Efficiency Current-Regulated Charge Pump for LED Driver portant for a liquid crystal display (LCD) panel to get high quality display with l..	김철우	14.09.20	30
참여교수 성과 - IP	6Gbps injection locked CDR portional to the jitter-tolerance performance. However, the injection strength can ..	김철우	14.09.20	20
공지사항	JICAS 논문 모집 안내 JICAS 논문 모집 안내 반도체설계교육센터(IDEC)을 통해 매년 300여 개의 칩을 ..	전항기	14.12.26	17588
참여교수 성과 - IP	4.5GHz Injection locked all-digital PLL portional path and integral path to generate high quality clock and make overall lo..	김철우	14.09.20	17
참여교수 성과 - IP	Tile-based Rasterizer for 3D graphics portant, the amount of calculation in rasterization phase which is required to calc..	이광엽	14.09.18	34
공지사항	제22회 한국반도체학술대회 Chip Design Contest(CDC) 개최(2015.02.11(.. ported by the IDEC' 문구 삽입 시상 Award 명수상팀수내역Best Desig..	구재희	14.10.20	26913
공지사항	[채용공고] KAIST IDEC 행정원 채용 공고(신입/경력) KAIST IDEC 행정원 채용 공고(신입/경력) 반도체설계교육센터(..	석은주	14.09.16	19129
참여교수 성과 - IP	AXI protocol converter port all the operations required by the protocol	이찬호	14.09.02	16
참여교수 성과 - IP	8x8 AXI Interconnect port operation with improved efficiency of the communication protocol. It also sup..	이찬호	14.09.02	21
구인/구직	(재)충북테크노파크 2014년 제5차 직원채용 공고 공고번호 : 충북TP-2014 - A7호(재)충북테크노파크 직원채용 공고 지역산업기술의 ..	전항기	15.01.08	5697
참여교수 성과 - IP	A 12b 10MS/s 0.34mm2 2.0mW 0.11um CMOS SAR ADC port : 없음(자체 보유한 Silicon Proven Report가 없음) 정보공유 여부 : N	이승훈	14.08.30	51
참여교수 성과 - IP	A 14b 50MS/s 1.17mm2 146.1mW 0.13um CMOS ADC port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..	이승훈	14.08.30	9
참여교수 성과 - IP	A 12b 100MS/s 1.34mm2 25.3mW 0.11um CMOS ADC port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..	이승훈	14.08.30	16
참여교수 성과 - IP	A 12b 10MS/s 0.34mm2 2.4mW 0.11um CMOS SAR ADC port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..	이승훈	14.08.30	13

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