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| 제목 | 강사정보 | 등록일 | |
|---|---|---|---|
| 1 | Verilog 언어를 활용한 FPGA 실습 | 서기범/교수/우송대학교 | 2015.10.29 |
교육자료
| 제목 | 작성자 | 작성일 | 조회 |
|---|
질문/답변
| 제목 | 작성자 | 작성일 | 조회 | |
|---|---|---|---|---|
| 2363 |
[본센터] Connecting UPF-created supply nets to pads in Design Compiler
port VDD -domain TOP -direction in ...and so on. I'm wondering how.. |
GORYWODA MICHAL ANDRZEJ | 22.04.28 | 33 |
| 2362 |
[본센터] [답변] Connecting UPF-created supply nets to pads in Design Compiler
port VDD create_supply_net VSS create_supply_port VDD create_supply_.. |
선혜승 | 22.04.29 | 42 |
| 2361 |
SYNOPSYS VCS 라이센스 관련 문의
port at 1-800-VERILOG for more information. front end package 사용중입니다. |
임기엽 | 22.04.22 | 29 |
| 2360 |
[답변] SYNOPSYS VCS 라이센스 관련 문의
port at 1-800-VERILOG for more information. front end package 사용중입니다. |
조인신 | 22.04.25 | 50 |
| 2359 |
StarRC version 관련 문의
port는 27020 안녕하세요, 서울대학교 정덕균교수님 연구실에서 툴 셋.. |
정덕균 | 22.04.21 | 37 |
| 2358 |
[답변] StarRC version 관련 문의
port는 27020 안녕하세요, 서울대학교 정덕균교수님 연구실에서 툴 셋.. |
조인신 | 22.04.21 | 27 |
| 2357 |
[답변] StarRC version 관련 문의
port는 27020 안녕하세요, 서울대학교 정덕균교수님 연구실에서 툴 셋.. |
정덕균 | 22.04.21 | 9 |
| 2356 |
[답변] StarRC version 관련 문의
port는 27020 안녕하세요, 서울대학교 정덕균교수님 연구실에서 툴 셋.. |
조인신 | 22.04.21 | 37 |
| 2355 |
ICC area 계산문제와 오류문제
port 중에 area에 관한 정보가 있는데 cell의 area는 나오지만 net interconnect의 area.. |
윤동호 | 22.04.19 | 38 |
| 2354 |
[답변] ICC area 계산문제와 오류문제
port 중에 area에 관한 정보가 있는데 cell의 area는 나오지만 net interconnect의 area.. |
선혜승 | 22.04.19 | 67 |
| 2353 |
calibre 및 xmodel Virtuoso 연동 문제
port PATH=/sbin:$CALIBRE_HOME/bin:$PATHexport PATH=/sbin:$XMODEL_HOME/bin:$PATH &n.. |
김승준 | 22.04.15 | 77 |
| 2352 |
[답변] calibre 및 xmodel Virtuoso 연동 문제
port PATH=/sbin:$CALIBRE_HOME/bin:$PATHexport PATH=/sbin:$XMODEL_HOME/bin:$PATH &n.. |
조인신 | 22.04.18 | 34 |
| 2351 |
[답변] calibre 및 xmodel Virtuoso 연동 문제
port PATH=/sbin:$CALIBRE_HOME/bin:$PATHexport PATH=/sbin:$XMODEL_HOME/bin:$PATH &n.. |
김승준 | 22.04.18 | 11 |
| 2350 |
[답변] calibre 및 xmodel Virtuoso 연동 문제
port PATH=/sbin:$CALIBRE_HOME/bin:$PATHexport PATH=/sbin:$XMODEL_HOME/bin:$PATH &n.. |
조인신 | 22.04.18 | 10 |
| 2349 |
[답변] calibre 및 xmodel Virtuoso 연동 문제
port PATH=/sbin:$CALIBRE_HOME/bin:$PATHexport PATH=/sbin:$XMODEL_HOME/bin:$PATH &n.. |
김승준 | 22.04.18 | 11 |
| 2348 |
[답변] calibre 및 xmodel Virtuoso 연동 문제
port PATH=/sbin:$CALIBRE_HOME/bin:$PATHexport PATH=/sbin:$XMODEL_HOME/bin:$PATH &n.. |
조인신 | 22.04.18 | 106 |
| 2347 |
[답변] Virtuoso에서 gds파일 열기 관련하여 질문드립니다.
port -> Stream 을 선택한 후 뜨는 창에서 설정을 한 후 진행하면 됩니다. 이 때 필.. |
조인신 | 22.04.13 | 27 |
| 2346 |
[답변] Virtuoso에서 gds파일 열기 관련하여 질문드립니다.
port -> Stream 을 선택한 후 뜨는 창에서 설정을 한 후 진행하면 됩니다. 이 때 필.. |
김현규 | 22.04.13 | 19 |
| 2345 |
[답변] Virtuoso에서 gds파일 열기 관련하여 질문드립니다.
port -> Stream 을 선택한 후 뜨는 창에서 설정을 한 후 진행하면 됩니다. 이 때 필.. |
조인신 | 22.04.14 | 48 |
| 2344 |
Design copiler 에서 multi-clock 사용에 관한 문의
ports 4X_CLK] [get_ports 2x_clk] create_generated_clock -divide_by 4 -name 1X.. |
문승현 | 22.04.13 | 18 |
자료실
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|---|---|---|---|---|
| 1 |
e2l-접적회로-컴퓨터이용설계의 기초
port deadline-12/16 Final examination 키워드 : CAD, algorithm, complexity, optimi.. |
구재희 | 05.01.05 | 735 |
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