반도체설계교육센터

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	제목	강사정보	등록일
1	Verilog 언어를 활용한 FPGA 실습	서기범/교수/우송대학교	2015.10.29

교육자료

	제목	작성자	작성일	조회

질문/답변

	제목	작성자	작성일	조회
2243	[답변] Mycad 'layed pro' 프로그램 사용시 에러 port 까지 설정할 것이라면 VENDOR mycad C:\MyCADPro\Bin\mycad.exe port=27010 ..	조인신	22.01.06	3
2242	[답변] Mycad 'layed pro' 프로그램 사용시 에러 port 까지 설정할 것이라면 VENDOR mycad C:\MyCADPro\Bin\mycad.exe port=27010 ..	윤준보	22.01.07	3
2241	[답변] Mycad 'layed pro' 프로그램 사용시 에러 port 까지 설정할 것이라면 VENDOR mycad C:\MyCADPro\Bin\mycad.exe port=27010 ..	조인신	22.01.07	29
2240	S28-2102 2port sram hold violation 문의 port register file) 과 ra2w(dual port sram)을 사용하고 있는데, 최종 탑 모듈을 pnr..	박성진	22.01.05	46
2239	[답변] S28-2102 2port sram hold violation 문의 port register file) 과 ra2w(dual port sram)을 사용하고 있는데, 최종 탑 모듈을 pnr..	선혜승	22.01.05	29
2238	[답변] S28-2102 2port sram hold violation 문의 port register file) 과 ra2w(dual port sram)을 사용하고 있는데, 최종 탑 모듈을 pnr..	박성진	22.01.05	20
2237	[답변] S28-2102 2port sram hold violation 문의 port register file) 과 ra2w(dual port sram)을 사용하고 있는데, 최종 탑 모듈을 pnr..	선혜승	22.01.06	103
2236	synopsys design vision file read문제 port area, report power 는 값이 제대로 뜨는 것 같습니다. 어떤 문제가 있는 ..	송충석	22.01.05	13
2235	[답변] synopsys design vision file read문제 port area, report power 는 값이 제대로 뜨는 것 같습니다. 어떤 문제가 있는 ..	선혜승	22.01.05	27
2234	삼성 MPW csv 파일 업로드 문의 port 하여 데이터를 불러오기 위해 pcsource를 사용하여 pwl로 바꿔서 import 하..	김영식	22.01.05	13
2233	[답변] 삼성 MPW csv 파일 업로드 문의 port 하여 데이터를 불러오기 위해 pcsource를 사용하여 pwl로 바꿔서 import 하..	관리자	22.01.05	15
2232	AMS Simulation Netlist 생성 실패 port MMSIMHOME="/DTFL_disk/cadence/spectre"6 export PATH="/DTFL_disk/cadence/spectr..	이별준	22.01.04	75
2231	[답변] AMS Simulation Netlist 생성 실패 port MMSIMHOME="/DTFL_disk/cadence/spectre"6 export PATH="/DTFL_disk/cadence/spectr..	조인신	22.01.05	35
2230	[답변] AMS Simulation Netlist 생성 실패 port MMSIMHOME="/DTFL_disk/cadence/spectre"6 export PATH="/DTFL_disk/cadence/spectr..	이별준	22.01.06	19
2229	[답변] AMS Simulation Netlist 생성 실패 port MMSIMHOME="/DTFL_disk/cadence/spectre"6 export PATH="/DTFL_disk/cadence/spectr..	조인신	22.01.07	21
2228	[답변] AMS Simulation Netlist 생성 실패 (동영상 첨부) port MMSIMHOME="/DTFL_disk/cadence/spectre" 6 export CDS_INST_DIR="/DTFL_disk/caden..	이별준	22.01.07	18
2227	[답변] AMS Simulation Netlist 생성 실패 (동영상 첨부) port MMSIMHOME="/DTFL_disk/cadence/spectre" 6 export CDS_INST_DIR="/DTFL_disk/caden..	조인신	22.01.07	11
2226	[답변] AMS Simulation Netlist 생성 실패 (동영상 첨부) ports. To prevent them from being printed, set simVerilogProcessNullports = t eithe..	이별준	22.01.07	36
2225	[답변] AMS Simulation Netlist 생성 실패 (동영상 첨부) ports. To prevent them from being printed, set simVerilogProcessNullports = t eithe..	조인신	22.01.07	126
2224	[답변] ICC2에서 파워 분리 port_pin_list 에 match 되는것이 없다는 error 가 떠서 위처럼 했습니다. connect_pg_n..	문승현	22.01.03	16

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	제목	작성자	작성일	조회
1	e2l-접적회로-컴퓨터이용설계의 기초 port deadline-12/16 Final examination 키워드 : CAD, algorithm, complexity, optimi..	구재희	05.01.05	735

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구분	제목	작성자	작성일	조회
참여교수 성과 - IP	LEA-128/192/256 ports three key lengths of 128, 192, and 256 bits. The LEA-128/192/256 IP perform..	신경욱	15.08.26	27
참여교수 성과 - IP	LEA-128 Encryption/Decryption port for encryption and decryption of 128-bit block cipher LEA - Support for key l..	신경욱	15.08.26	19
참여교수 성과 - IP	LEA-128 Encryption ports three key lengths of 128, 192, and 256 bits. The LEA128-Enc IP performs enc..	신경욱	15.08.26	20
참여교수 성과 - IP	Census transform based adaptive support weight stereo matching IP port weight stereo matching IP	문병인	15.08.25	38
공지사항	제23회 한국반도체학술대회 Chip Design Contest (CDC) 개최 (2016.02.23.. ported by the IDEC' 문구 삽입 ..	김하늘	15.11.09	7158
공지사항	JICAS(Vol1. No.2) 논문 모집 안내 JICAS 논문 모집 안내 반도체설계교육센터(IDEC)을 통해 매년 300여 개의 칩을 통..	이의숙	15.11.05	7387
참여교수 성과 - IP	High Efficiency Current-Regulated Charge Pump for LED Driver portant for a liquid crystal display (LCD) panel to get high quality display with l..	김철우	14.09.20	30
참여교수 성과 - IP	6Gbps injection locked CDR portional to the jitter-tolerance performance. However, the injection strength can ..	김철우	14.09.20	20
공지사항	JICAS 논문 모집 안내 JICAS 논문 모집 안내 반도체설계교육센터(IDEC)을 통해 매년 300여 개의 칩을 ..	전항기	14.12.26	17588
참여교수 성과 - IP	4.5GHz Injection locked all-digital PLL portional path and integral path to generate high quality clock and make overall lo..	김철우	14.09.20	17
참여교수 성과 - IP	Tile-based Rasterizer for 3D graphics portant, the amount of calculation in rasterization phase which is required to calc..	이광엽	14.09.18	34
공지사항	제22회 한국반도체학술대회 Chip Design Contest(CDC) 개최(2015.02.11(.. ported by the IDEC' 문구 삽입 시상 Award 명수상팀수내역Best Desig..	구재희	14.10.20	26913
공지사항	[채용공고] KAIST IDEC 행정원 채용 공고(신입/경력) KAIST IDEC 행정원 채용 공고(신입/경력) 반도체설계교육센터(..	석은주	14.09.16	19129
참여교수 성과 - IP	AXI protocol converter port all the operations required by the protocol	이찬호	14.09.02	16
참여교수 성과 - IP	8x8 AXI Interconnect port operation with improved efficiency of the communication protocol. It also sup..	이찬호	14.09.02	21
구인/구직	(재)충북테크노파크 2014년 제5차 직원채용 공고 공고번호 : 충북TP-2014 - A7호(재)충북테크노파크 직원채용 공고 지역산업기술의 ..	전항기	15.01.08	5697
참여교수 성과 - IP	A 12b 10MS/s 0.34mm2 2.0mW 0.11um CMOS SAR ADC port : 없음(자체 보유한 Silicon Proven Report가 없음) 정보공유 여부 : N	이승훈	14.08.30	51
참여교수 성과 - IP	A 14b 50MS/s 1.17mm2 146.1mW 0.13um CMOS ADC port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..	이승훈	14.08.30	9
참여교수 성과 - IP	A 12b 100MS/s 1.34mm2 25.3mW 0.11um CMOS ADC port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..	이승훈	14.08.30	16
참여교수 성과 - IP	A 12b 10MS/s 0.34mm2 2.4mW 0.11um CMOS SAR ADC port : 있음(File을 등록하지 않고, Provider의 승인/NDA 체결 후 전달하겠음) 정보공..	이승훈	14.08.30	13

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