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  제목 강사정보 등록일
1 Verilog 언어를 활용한 FPGA 실습 서기범/교수/우송대학교 2015.10.29
교육자료
  제목 작성자 작성일 조회
질문/답변
  제목 작성자 작성일 조회
2143 [답변] calibre ftp 다운 관련 문의

 안녕하세요 구글 드라이브는 용량 문제로 더이상 업로드 할수 없습니다. 혹시 제..

관리자 21.11.04 13
2142 [답변] calibre ftp 다운 관련 문의

안녕하세요. 정덕균 교수님 연구실 송영근입니다. 제 구글 드라이브(용량 무제한)에 공..

정덕균 21.11.04 11
2141 [답변] calibre ftp 다운 관련 문의

 mks@idec.or.kr 입니다     [정덕균]님의 글 ======================..

관리자 21.11.04 12
2140 [답변] calibre ftp 다운 관련 문의

드라이브 공유 메일 드렸습니다. 감사합니다.     [관리자]님의 글 ======..

정덕균 21.11.05 45
2139 StarRC .spf 파일 추출

port 하여 transistor level netlist 를 추출하였습니다. finesim 을 이용하여 node 를 ..

박현철 21.11.03 17
2138 [답변] StarRC .spf 파일 추출

port 하여 transistor level netlist 를 추출하였습니다. finesim 을 이용하여 node 를 ..

선혜승 21.11.03 63
2137 Cadence Layout XL 관련해서 질문드립니다.

port Summary: |+-----------------------------------------------------+| 0 Min spaci..

김정남 21.10.26 71
2136 [답변] Cadence Layout XL 관련해서 질문드립니다.

port Summary: |+-----------------------------------------------------+| 0 Min spaci..

조인신 21.10.26 96
2135 [DB-320001 Error] Virtuoso License Error 문의드립니다.

port for assistance.   오늘 오후까지만 해도 잘 작동하였는데, 해당 licen..

조우영 21.10.13 43
2134 [답변] [DB-320001 Error] Virtuoso License Error 문의드립니다.

port for assistance.   오늘 오후까지만 해도 잘 작동하였는데, 해당 licen..

조인신 21.10.14 60
2133 Pad Top에서 Clock Path관련하여 질문드립니다.

port에서 Slack 발생한 부분 스크린샷 첨부하였습니다.) 조금 이해가 되지 않는 것이 ..

허재훈 21.10.13 21
2132 [답변] Pad Top에서 Clock Path관련하여 질문드립니다.

port 가 나온 것 같습니다   다만, 주기는 좀 저도 이해가 되지 않는데 ..

선혜승 21.10.13 40
2131 [답변] Synopsys Coware(PA) license 관련

 안녕하세요,  해당 port를 확인해본 결과 저희 학교에서 외부로 나가는 port..

이상협 21.10.08 7
2130 [답변] Synopsys Coware(PA) license 관련

  IDEC 선혜승입니다     어디에서나 쓸 수 있는 것이 아니라&nb..

선혜승 21.10.08 9
2129 Multi clock Timing constraint

ports CLK_IN] create_generated_clock -divide_by 4 -name "CLK_gen" -source CLK_IN [..

문한결 21.10.06 17
2128 [답변] Multi clock Timing constraint

ports CLK_IN] create_generated_clock -divide_by 4 -name "CLK_gen" -source CLK_IN [..

선혜승 21.10.07 39
2127 IC618 대용량 시뮬레이션 데이터 취급 시 꺼지는 문제

port를 시도 해도 가용 메모리와 스왑을 전부 소진한 뒤에 운영체제 수준에서 kill signa..

전진우 21.10.06 30
2126 [답변] IC618 대용량 시뮬레이션 데이터 취급 시 꺼지는 문제

port를 시도 해도 가용 메모리와 스왑을 전부 소진한 뒤에 운영체제 수준에서 kill signa..

조인신 21.10.06 41
2125 [답변] HSPICE 라이센스 관련 문의드립니다

port logging. Use Flexera's 17:26:34 (lmgrd) software license administration soluti..

이동욱 21.10.07 52
2124 [답변] HSPICE 라이센스 관련 문의드립니다

port logging. Use Flexera's 17:26:34 (lmgrd) software license administration soluti..

조인신 21.10.08 108
자료실
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1 e2l-접적회로-컴퓨터이용설계의 기초

port deadline-12/16 Final examination 키워드 : CAD, algorithm, complexity, optimi..

구재희 05.01.05 735
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구분 제목 작성자 작성일 조회
참여교수 성과 - 특허 Delay Circuit And Duty Cycle Controller Including The Same

Delay Cirtuit And Duty Cycle Controller Including The Same

김수환 20.02.04 11
참여교수 성과 - 특허 Duty Cycle Detector And Phase Difference Detector

Duty Cycle Detector And Phase Difference Detector

김수환 20.02.04 5
참여교수 성과 - 논문 A Contact-Based Data Communication Technique Using Capacitive Touch ..

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참여교수 성과 - 특허 PROCESSOR IN MEMORY SUPportING BINARY CONVOLUTION OPERATION AND METH..

국제 특허 출원

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참여교수 성과 - 논문 Computational Design of Highly Efficient and Robust Hole Transport L..

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박창근 19.10.22 8
공지사항 (중요!) ISOCC 2019 CDC 포스터 접수 안내 (~07.26 마감)

IC Design Education Center (IDEC)   ISOCC 2019 Chip Design ..

김영지 19.06.19 16046
공지사항 [홍보] 2019 SiFive 기술 심포지엄(2019.06.17-18, KAIST 학술문화관, 한..

IC Design Education Center(IDEC)   [홍보] 2019 SiFive 기술 ..

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참여교수 성과 - 논문 Cohesive Techniques for Cell Layout Optimization Supporting 2D Metal..

김태환 18.12.05 8
참여교수 성과 - 논문 Low Power TCAM Based Search Engine Supporting Non-volatile Memory Ce..

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참여교수 성과 - 논문 A New FPGA Implementation of a Time-to-Digital Converter Supporting ..

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