| 강의제목 | Verilog 설계언어 중급 | ||||||||||||||
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| 구분 | 한양대 / 설계강좌 / 중급 / 이론+실습 | ||||||||||||||
| 강의시간 | 7.8시간 | 열람기간 | 11일 | ||||||||||||
| 이용료(일반) | 23,400원 | 이용료(학생) | 15,600원 | ||||||||||||
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<강의목표> Verilog HDL 설계 언어를 사용한 하드웨어 회로 설계와 전반적인 ASIC design flow와의 연관성을 이해한다.
<강의개요> Verilog HDL설계 언어를 시용한 하드웨어 설계 기술 중급 강좌로서, 기초적인 Verilog HDL 문법을 숙지한 상태에서 실제 ASIC design flow를 고려한 하드웨어 설계 기술을 다룬다.
<강의목차> ♣ 8월 10일 10:00 ~ 12:00 (이론) - Verilog HDL 개요 및 하드웨어 설계(이론) 12:00 ~ 13:00 - 점심시간 13:00 ~ 14:00 (이론) - Finite State Machine(FSM)을 이용한 Behavioral 설계 기술(이론) 14:00 ~ 17:00 (실습) - FSM을 이용한 하드웨어 설계(실습)
♣ 8월 11일 10:00 ~ 12:00 (이론) - Design flow를 고려한 하드웨어 설계 기술(이론) 12:00 ~ 13:00 - 점심시간 13:00 ~ 14:00 (이론) - ASIC 성능 향상을 위한 고급 하드웨어 설계 기술(이론) 14:00 ~ 17:00 (실습) - Design flow 및 ASIC 성능을 고려한 하드웨어 설계 기술(실습) ※ 이 영상은 저작권법에 의해 보호됩니다. 본 강의 영상의 무단 복제 및 배포를 금지합니다
담당자 연락처
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| 강의자료 |
2017_IDEC_VERILOG설계중급_1일차.pptx 2017_IDEC_VERILOG설계중급_2일차.pptx |
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