| 강의제목 | Verilog HDL 언어 초급 및 설계 가이드라인 | ||||||||||||||||||||||
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| 구분 | 한양대 / 설계강좌 / 초급 / 이론+실습 | ||||||||||||||||||||||
| 강의시간 | 6.5시간 | 열람기간 | 10일 | ||||||||||||||||||||
| 이용료(일반) | 무료 | 이용료(학생) | 무료 | ||||||||||||||||||||
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<강의목표> Verilog HD은 업계표준으로 널리 사용되고 있는 범용 하드웨어 기술 언어이다. 설계의 규모가 점점 대형화되고, 따라서 요약된 설계 기술 표현이 요구되는 상황에서 Verilog는 필수 설계언어로 인식되고 있다. 본 강좌를 통해 Verilog 언어, 회로설계 및 검증에 대해 전반적으로 이해를 하는 것을 목표를 한다. <강의개요> 본 강좌를 통해 Verilog 언어에 대한 이해와 회로합성 (synthesis) 측면에 기초한 올바른 RTL(Register Transfer Level) 코딩 기술 방법 및 설계 가이드라인에 대해 다룸으로써 효과적인 설계를 할 수 있도록 이론과 실습수업을 병행 하도록 한다. <강의목차> ♣ 8월 8일 10:00 ~ 12:00 (이론) - Verilog HDL의 문법과 구문 (1) 12:00 ~ 13:00 - 점심시간 13:00 ~ 17:00 (이론) - Verilog HDL의 문법과구문 (2) ♣ 8월 9일 10:00 ~ 12:00 (이론) - Verilog HDL을 사용한 Design Guideline 12:00 ~ 13:00 - 점심시간 13:00 ~ 17:00 (실습) - Verilog HDL 설계 검증 방법§§§ ※ 이 영상은 저작권법에 의해 보호됩니다. 본 강의 영상의 무단 복제 및 배포를 금지합니다
담당자 연락처
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| 강의자료 |
01. Verilog 설계언어 초급_20170808.pdf 02. Verilog 설계언어 초급 (실습)_20170808.pdf |
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