| 강의제목 | Verilog 설계 언어 중급 | ||||||||||||||
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| 구분 | 한양대 / 설계강좌 / 중급 / 이론+실습 | ||||||||||||||
| 강의시간 | 3시간 55분 | 열람기간 | 7일 | ||||||||||||
| 이용료(일반) | 9,900원 | 이용료(학생) | 6,900원 | ||||||||||||
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[강좌 목표] Verilog HDL 설계 언어를 사용한 하드웨어 회로 설계와 전반적인 ASIC design flow와의 연관성을 이해한다. [강좌 개요] Verilog HDL 설계 언어를 사용한 하드웨어 설계 기술 중급 강좌로써, 기초적인 Verilog HDL 문법을 숙지한 상태에서 실제 ASIC design flow를 고려한 하드웨어 설계 기술을 다룬다. §§§ ※ 이 영상은 저작권법에 의해 보호됩니다. 본 강의 영상의 무단 복제 및 배포를 금지합니다
담당자 연락처
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| 강의자료 |
verilog 설계언어중급 1일차.pdf verilog 설계언어중급 2일차.pdf |
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