| 강의제목 | Verilog 설계 언어 초급 | ||||||||||||||||||||||
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| 구분 | 한양대 / 설계강좌 / 초급 / 이론+실습 | ||||||||||||||||||||||
| 강의시간 | 9시간 | 열람기간 | 13일 | ||||||||||||||||||||
| 이용료(일반) | 무료 | 이용료(학생) | 무료 | ||||||||||||||||||||
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Verilog HD은 업계표준으로 널리 사용되고 있는 범용 하드웨어 기술 언어이다. 설계의 규모가 점점 대형화되고, 따라서 요약된 설계 기술 표현이 요구되는 상황에서 Verilog는 필수 설계언어로 인식되고 있다. 본 강좌를 통해 Verilog 언어, 회로설계 및 검증에 대해 전반적으로 이해를 하는 것을 목표를 한다. 본 강좌를 통해 Verilog 언어에 대한 이해와 회로합성 (synthesis) 측면에 기초한 올바른 RTL(Register Transfer Level) 코딩 기술 방법 및 설계 가이드라인에 대해 다룸으로써 효과적인 설계를 할 수 있도록 이론과 실습수업을 병행 하도록 한다.§§§ ※ 이 영상은 저작권법에 의해 보호됩니다. 본 강의 영상의 무단 복제 및 배포를 금지합니다
담당자 연락처
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| 강의자료 |
설계 - 기초회로.pdf (비공개) Verilog 설계언어 초급_2019_08.pdf |
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