| 강의제목 | 논리합성 설계툴을 활용한 회로설계 및 STA분석 이해 및 실습 | ||||||||||||||
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| 구분 | 한양대 / 설계강좌 / 초급/중급 / 이론+실습 | ||||||||||||||
| 강의시간 | 1시간 | 열람기간 | 7일 | ||||||||||||
| 이용료(일반) | 3,000원 | 이용료(학생) | 2,000원 | ||||||||||||
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ASIC 및 SoC칩 설계에서 최적의 회로설계를 만들어내기 위하여 논리합성(Logic Synthesis)과 STA(Static Timing Analysis) 설계 개념과 설계 툴의 이해를 돕기 위하여 실습을 병행하여 교육한다. ○ 논리합성(Logic Synthesis)과 STA(Static Timing Analysis) - System-On-Chip 디자인에 필수 과정인 논리합성과 STA에 대한 소개 및 환경설정 교육 - 디자인과 라이브러리 객체 등을 알아보고 최적의 회로합성과 STA을 위한 Synthesis 및 STA Option 교육 - 회로합성 기법과 STA를 완벽하게 하기 위한 Design Constraint 교육 - 논리합성 설계툴(Design Compiler)과 STA 설계툴(PrimTiome)로 실습을 통해 교육§§§ ※ 이 영상은 저작권법에 의해 보호됩니다. 본 강의 영상의 무단 복제 및 배포를 금지합니다
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