시스템 IC 분야에서 가장 널리 사용하는 하드웨어기술언어 Verilog HDL에 대한 이론과 이를 응용하여 회로를 설계하는 기법을 강의한다. Verilog HDL의 기본 구문을 살펴본 다음, 심화 내용으로서 non-determinism, non-blocking assignment 등을 concurrent process, simulation timing model과 같은 이론을 바탕으로 설명한다. 실습으로서 비디오 압축 표준 HEVC의 transform 모듈을 Verilog HDL을 이용하여 설계하는 과정을 보여준다.
사전지식
디지털 논리 회로
Verilog HDL 기초 및 디지털 설계
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조경순 교수 한국외국어대학교
Verilog HDL의 기본 구문을 살펴본 다음, Verilog HDL이 제공하는 concurrent process의 개념을 소개하고 이를 제어하는 수단으로 event 제어문 및 wait 문장에 관하여 설명한다. Verilog HDL이 제공하는 primitive logic gate와 continuous assignment 문장을 이용하여 하위 수준에서 회로를 기술하는 방법을 소개한다. Verilog HDL로 설계한 회로를 simulation할 때 적용되
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5시간
조경순 교수 한국외국어대학교
논리 합성에 대해서 그 개념을 소개하고, 여러 가지 예제를 통하여 논리 합성을 고려한 Verilog HDL 코딩 기법에 대해 살펴본다.비디오 압축 표준인 HEVC의 전체적인 기본 개념을 소개하고, 중요 구성 요소로서 공간 영역의 자료를 주파수 영역의 자료로 변환시켜 주는 transform에 대한 이론과 연산 알고리즘을 강의한다. 이론과 연산 알고리즘을 바탕으로 transform 기능을 갖는 회로를 Verilog HDL을 이용하여 설계, 검증하고 합성하는
