동영상강좌

강의개요

Verilog-2001을 기준으로 SystemVerilog로의 upgrade된 부분을 중심으로 하고, 설계자의 관점에서 알아야 할 각 language construct의 의미를 파악한다. 중요 개념은 웹버전 logic simulator를 사용하여 실습한다.

사전지식

SystemVerilog의 design part와 assertion part에 대하여 알아본다. 개선된 HDL의 설계 개념을 이해하고, 이를 통하여 설계와 검증 업무에서 효율을 증진시킬 방안을 알아본다.

참고사항

2021년 8월 9일~11일 광운대 IDEC 캠퍼스에서 실시간 온라인으로 진행된 강좌 녹화본입니다.

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강의시간	강사(이름/직급/소속)	내용	보기	조회수
5h 6m	민병언 부사장(EDA Ellitech)	○ SystemVerilog HDL의 개념 이해 ○ Data structure-1 ○ Data structure-2 ○ Verilog scheduler ○ Event timing concept		0
4h 48m	민병언 부사장(EDA Ellitech)	○ SystemVerilog advanced topics ○ Interface, modport, clocking ○ Procedural assignments ○ Gate-level and switch-level modeling ○ Simulation with delay		0
5h	민병언 부사장(EDA Ellitech)	○ Property and assertion ○ Immediate assertions ○ Deferred assertions ○ Concurrent assertions ○ Design with assertions ○ Assertion API and DPI		0

담당자 연락처

• 담당자 : 전우숙
• 연락처 : 042-350-4425
• 이메일 : mayj@kaist.ac.kr

IDEC 광운대 - SystemVerilog Design 2021.08.13_수정배포본.pdf

IDEC 광운대 - SystemVerilog Assertion 2021.08.13_수정배포본.pdf