강의개요
간단한 디자인에 대한 Auto PnR을 해보면서 디지털 Layout을 완성합니다.
FloorPlan, PowerPlan, Placement, CTS, Route, Chip Finish, DFM에 대한 이론과 실습을 초심자의 눈높이에 맞추어 진행합니다.
사전지식
Digital 회로 설계
Synopsys Design Compiler를 이용한 합성
참고사항
[강의 목표]
디지털 칩 설계자들을 위한 Auto PnR에 대한 기법과 세부내용을 진행합니다. 스크립트와 GUI 를 이용한 설계를 통해 설계에 대한 관점을 갖도록 합니다.
[Tool]
Synopsys ICC2 Q-2019.12-SP4
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| 강의시간 |
강사(이름/직급/소속) |
내용 |
보기 | 조회수 |
| 1시간 10분 |
선혜승/교수/한국폴리텍대 |
1.Auto PnR 셋업, 공정사 라이브러리 소개. 설계 준비물 작성법(TDF, SDC, Gate-Level Netlist)
2.디자인 소개 및 FloorPlan, 주의점 소개 |
 | 228 |
| 55분 |
선혜승/교수/한국폴리텍대 |
3.디자인 소개 및 FloorPlan, 주의점 소개 |
| 132 |
| 38분 |
선혜승/교수/한국폴리텍대 |
4.Placement, Optimization, 결과 검증 방법 소개 |
| 182 |
| 1시간 16분 |
선혜승/교수/한국폴리텍대 |
4.Placement, Optimization, 결과 검증 방법 소개 |
| 125 |
| 1시간 8분 |
선혜승/교수/한국폴리텍대 |
5.CTS, Optimization, 결과 검증 방법 소개
6.Route(Global, Track-Assign, Detail), Clock Shield, DRC, LVS |
| 60 |
| 40분 |
선혜승/교수/한국폴리텍대 |
7.Chip Finish, DFM, 설계 검증 |
| 30 |
담당자 연락처
- 담당자 : 전우숙
- 연락처 : 042-350-4425
- 이메일 : mayj@kaist.ac.kr
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