동영상강좌

강의개요

VLSI 설계에 있어서 정확한 RTL을 작성하고 그것을 실행할 수 있는 것은 모든 설계 단계에 있어서 제일 중요하다. 따라서 본 강의는 RTL의 기초가 없는 사용자가 RTL을 설계하는 방법을 익히고 직접 설계한 RTL의 파형을 확인할 수 있는 기초를 다룬다. (*본 강의의 RTL은 Verilog HDL로 한정한다)

사전지식

논리회로

참고사항

[강의 목표]
Cadence 사의 Xcelium 이라는 RTL (Verilog HDL) 실행 tool을 이용하여 본 강의를 듣는 수강자가 성공적으로 본인이 작성한 RTL을 실행하고 이것의 파형을 분석할 수 있도록 하는 것을 목표로 한다.

[Tool]
Cadence Xcelium (23.03-008)

※ 이 영상은 저작권법에 의해 보호됩니다. 본 강의 영상의 무단 복제 및 배포를 금지합니다

강의시간	강사(이름/직급/소속)	내용	보기	조회수
27분	송대건/교수/경북대학교	Introduction		78
24분	송대건/교수/경북대학교	1.How to use Xcelium		111
45분	송대건/교수/경북대학교	2.Some Basics in Verilog Design 3.Some Syntax in Verilog Design		58
45분	송대건/교수/경북대학교	4.Modules and I/Os 5.Primitive Gates		31
52분	송대건/교수/경북대학교대	6.Data Flow Level Design 7.Behavioral-Level Design		29

담당자 연락처

• 담당자 : 전우숙
• 연락처 : 042-350-4425
• 이메일 : mayj@kaist.ac.kr

Xcelium강의.pdf