| 강의제목 | Verilog HDL : 기초부터 응용 설계까지 | ||||||||||||||||||||||
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| 구분 | 부산대 / 설계강좌 / 초급 / 이론+실습 | ||||||||||||||||||||||
| 강의시간 | 16시간 39분 | 열람기간 | 14일 | ||||||||||||||||||||
| 이용료(일반) | 무료 | 이용료(학생) | 무료 | ||||||||||||||||||||
강의개요디지털 하드웨어 설계의 국제 표준언어인 Verilog (HDL)의 기초 이론과 응용 방법을 학습한다. 학습한 이론을 가반으로 여러 기능 블록을 설계하고, 최종적으로 Verilog를 활용하여 디지털 전자시계의 전체 기능을 구현한다. 구현된 설계를 FPGA Training Kit에 다운로드하여 기능을 검증한다. 사전지식논리회로 ※ 이 영상은 저작권법에 의해 보호됩니다. 본 강의 영상의 무단 복제 및 배포를 금지합니다
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