동영상강좌

강의개요

- 이진수 시스템 및 Boolean 대수 등 디지털 시스템의 기본 개념
- Combinational 논리 회로의 개념과 설계, 최적화 방법
- Sequential 논리 회로의 개념과 설계, 최적화 방법
- Multiplexer, decoder, register, counter 등 응용 회로
- Register transfer level (RTL) 설계의 개념
- Verilog hardware description language (HDL)를 사용한 RTL 설계 방법

사전지식

집적회로설계, 회로이론

※ 이 영상은 저작권법에 의해 보호됩니다. 본 강의 영상의 무단 복제 및 배포를 금지합니다

강의시간	강사(이름/직급/소속)	내용	보기	조회수
6시간	유인재 부교수 부산대학교	○ 논리 회로 및 디지털 시스템 소개 ○ CMOS 논리 게이트의 구조 및 동작원리 ○ 이진수 시스템 및 Boolean 대수 ○ 논리 회로 최적화		239
6시간	유인재 부교수 부산대학교	○ Combinational 논리 회로 기초 ○ Verilog HDL ○ Combinational 논리 회로 응용		194
6시간	유인재 부교수 부산대학교	○ Sequential 논리 회로 기초 ○ Sequential 논리 회로 응용 ○ RTL 설계의 개념		143

담당자 연락처

• 담당자 : 전우숙
• 연락처 : 042-350-4425
• 이메일 : mayj@kaist.ac.kr

[유인재 교수님] 논리회로설계 및 Verilog HDL.pdf