본 강의는 RTL 시뮬레이션 및 검증 환경에서 Verdi와 다양한 시뮬레이션 툴(VCS, Xcelium, Questasim)을 효과적으로 연동하고, Verdi의 주요 기능(nScheme, nWave)과 실전 디버깅 기법을 실습을 통해 습득하는 데 중점을 둔다. 특히 메모리(MDA) 디버깅, 실제 현업에서 자주 활용되는 Verdi 환경 설정 및 적용 방법까지 폭넓게 다루며, 이를 통해 RTL 검증 및 디버깅 환경 구축과 문제 해결 역량을 한층 강화할 수 있다.
사전지식
VerilogHDL langauge
참고사항
[강의 목표]
이번 강의의 목표는 RTL 시뮬레이션 및 검증 환경에 대한 이해를 바탕으로, Verdi와 주요 시뮬레이션 툴(VCS, Xcelium, Questasim)의 연동 방법을 실습한다. 이를 통해 실무에 바로 적용 가능한 효과적인 RTL 검증 및 디버깅 역량을 갖추는 것을 목표로 한다.
[강의 목차]
1.ASIC/FPGA design 및 RTL 시뮬레이션과 Verdi Tool 소개
2.Verdi와 시뮬레이션 툴(VCS, Xcelium, Questasim)과의 연동 실습
3.Verdi nScheme/nWave 기능 소개
4.Memory (MDA register) 디버깅 방법 소개 및 실습
RTL vs netlist waveform 비교 방법 소개 및 실습
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강의시간
강사(이름/직급/소속)
내용
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조회수
17분
김용우/부교수/한국교원대학교
01.Lecture_FPGA ASIC Design using Synopsys Verdi rev2
21
19분
김용우/부교수/한국교원대학교
02.Lab_Digital Logic Simulation using various simulators and Verdi rev1-1
16
32분
김용우/부교수/한국교원대학교
02.Lab_Digital Logic Simulation using various simulators and Verdi rev1-2
