동영상강좌

강의개요

디지털 칩 설계 전체 과정을 모두 다루며, RTL to GDS 까지의 전과정을 초심자의 눈높이에 맞추어 이론과 실습을 진행합니다.

사전지식

디지털 논리회로, Verilog Language

참고사항

[강의 내용]
-Design Compiler 이론
-Constraint(Timing, Area & Environmental Attribute)
-Design Compiler 실습

[LAB 자료]
-파일 용량이 큰 관계로 아래 경로를 통해 직접 다운로드 하시기 바랍니다.
-https://doc.idec.or.kr/smkcow/SoC_FE.tar.gz

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강의시간	강사(이름/직급/소속)	내용	보기	조회수
45:28	김연태,선혜승/연구원/IDEC	Synthesis_Introduction_3		32
47:21	김연태,선혜승/연구원/IDEC	Constraint_0		33
36:48	김연태,선혜승/연구원/IDEC	Constraint_1		24
20:34	김연태,선혜승/연구원/IDEC	Constraint_2		24
51:29	김연태,선혜승/연구원/IDEC	Constraint_3		21
21:58	김연태,선혜승/연구원/IDEC	Constraint_4		14
59:56	김연태,선혜승/연구원/IDEC	Constraint_5		18

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