동영상강좌

강의개요

디지털 칩 설계 전체 과정을 모두 다루며, RTL to GDS 까지의 전과정을 초심자의 눈높이에 맞추어 이론과 실습을 진행합니다.

사전지식

디지털 논리회로, Verilog Language

참고사항

[강의 내용]
-Routing 및 optimization
-DRC, LVS 검증 및 수정 방법
-Equivalence Check (Formality)
-Post STA (Primetime), Post Simulation (VCS)
-ECO 방법 및 주의 사항

[LAB 자료]
-파일 용량이 큰 관계로 아래 경로를 통해 직접 다운로드 하시기 바랍니다.
-https://doc.idec.or.kr/smkcow/SoC_FE.tar.gz

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강의시간	강사(이름/직급/소속)	내용	보기	조회수
37:47	김연태,선혜승/연구원/IDEC	PnR_Floorplan_Lab		13
1:04:19	김연태,선혜승/연구원/IDEC	PnR_Pre_Placement		14
1:06:38	김연태,선혜승/연구원/IDEC	PnR_PowerPlan		14
55:22	김연태,선혜승/연구원/IDEC	PnR_Post_placement_CTS		15
50:36	김연태,선혜승/연구원/IDEC	PnR_Route_ChipFinish		24

담당자 연락처

• 담당자 : 전우숙
• 연락처 : 042-350-4425
• 이메일 : mayj@kaist.ac.kr