| 강의제목 | Verilog 설계언어 초·중급 | |||||||||||||||||||||||||||||||||||||
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| 구분 | 한양대 / 설계강좌 / 초급/중급 / 이론+실습 | |||||||||||||||||||||||||||||||||||||
| 강의시간 | 7.8시간 | 열람기간 | 11일 | |||||||||||||||||||||||||||||||||||
| 이용료(일반) | 무료 | 이용료(학생) | 무료 | |||||||||||||||||||||||||||||||||||
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2015년 8월 6일~7일 한양대IDEC 센터에서 진행된 ‘Verilog 설계언어 초·중급’강의 동영상입니다. [강의개요] Verilog HDL은 업계표준으로 널리 사용되고 있는 범용 하드웨어 기술 언어이다. 설계의 규모가 점점 대형화되고, 따라서 요약된 설계기술 표현이 요구되는 상황에서 Verilog는 필수 설계언어로 인식되고 있다. 본 강좌를 통해 Verilog 언어에 대한 이해와 회로합성 (synthesis) 측면에 기초한 올바른 RTL 코딩 기술 방법 및 설계 가이드라인에 대해 다룸으로써 효과적인 설계를 할 수 있도록 이론과 실습 수업을 병행 하도록한다. [강의대상] 학부생/석박사/일반인 * 본 강의의 오프라인 강의는 이론+실습으로 진행되었으나, 초급 동영상 강의는 이론 중심으로 편집되었고, 중급 동영상 강의는 이론+실습 모두 수록되어 있습니다. * 강의 내용은 첨부파일 오프라인 강의계획서와 강의자료를 참고해 주시기 바랍니다. §§§ ※ 이 영상은 저작권법에 의해 보호됩니다. 본 강의 영상의 무단 복제 및 배포를 금지합니다
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강의자료.zip |
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