| 강의제목 | Verilog 언어를 활용한 FPGA 실습 | |||||||||||||||||||||||||||||||||||||||||
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| 구분 | 충북대 / 설계강좌 / 기초 / 이론+실습 | |||||||||||||||||||||||||||||||||||||||||
| 강의시간 | 8.33시간 | 열람기간 | 12일 | |||||||||||||||||||||||||||||||||||||||
| 이용료(일반) | 24,000원 | 이용료(학생) | 16,000원 | |||||||||||||||||||||||||||||||||||||||
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■강의개요 verilog 언어의 기본 syntax 의 강의 FPGA 의 구조와 활용 Xilinx ISE를 활용한 논리 합성 및 simulation 및 FPGA porting
■강의대상 학부 3, 4학년 이상, 논리회로 기본개념 필요
■사전지식 논리회로 기본개념 필요
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